fpga输入高电平是多少，为什么FPGA引脚全都输出高电平
为什么FPGA引脚全都输出高电平FPGA的GPIO在上电复位期间，应当保持高阻/三态状态。就是说如果你外面有适当的下拉，你是看不到这些复位时的高电平的，所以必要时可在硬件上做些调整。还有接FPGA的那个需要保持数据的外设，大概不是什么总线设备吧，否则不可能对这种现象敏感2，想为fpga接入一个时钟不知道时钟的输出幅值应该是多大了也就是具体看你的FPGA的VCCIO供电电压是多少了。一般晶振供电应和这个电压一样。使用4脚晶体振荡器比较好。3.3v的有源晶振.想为fpga接入一个时钟，不知道时钟的输出幅值...
更新时间：2023-09-06标签： fpga输入高电平是多少输入高电平多少 全文阅读