fpga输入高电平是多少，为什么FPGA引脚全都输出高电平

来源：整理时间：2023-09-06 18:05:47 编辑：亚灵电子网手机版

1，为什么FPGA引脚全都输出高电平

FPGA的GPIO在上电复位期间，应当保持高阻/三态状态。就是说如果你外面有适当的下拉，你是看不到这些复位时的高电平的，所以必要时可在硬件上做些调整。还有接FPGA的那个需要保持数据的外设，大概不是什么总线设备吧，否则不可能对这种现象敏感

为什么FPGA引脚全都输出高电平

具体看你的FPGA的VCCIO供电电压是多少了。一般晶振供电应和这个电压一样。使用4脚晶体振荡器比较好。

3.3v的有源晶振.

想为fpga接入一个时钟，不知道时钟的输出幅值应该是多大了，也就是输出的高电平是多少，

想为fpga接入一个时钟不知道时钟的输出幅值应该是多大了也就是

这个要看手册的，有的是固定5v,3.3v,1.8v等，也有是根据io电源管脚上用多少电压就是高电平多少电压。如果是3.3v系统，一般为了获得高电平，最好的设计方法是:fpga管脚通过一个10k电阻接到3.3v电源，这样比较合理。

你好！一般的是LVTTL电平；3.3就是高了。最好加电阻，限流，避免损坏引脚。仅代表个人观点，不喜勿喷，谢谢。

fpga芯片高低电平是多少直接接33v电源管脚就是高电平吗不用加

fpga的io输出电平是可变的，通常3.3v是上限，在分配pin assignment的时候有关于io电压标准的配置选项。种类繁多，不同系列支持的种类也不同，具体请翻器件手册或者开发工具的pin约束软件。

FPGA的端口输出电平大都为0~3.3V的，升压复杂降压容易，在需要输出0~1.8V的输出端口上，设计上两个分压电阻就行了：220Ω+270Ω=490Ω，3.3V*270/490≈1.82V。

查手册V(OH)。在负载合理范围内，视供电电压不同而不同，视端口类型不同而不同。一般3.3V供电，最常见的通用IO口（CMOS工艺），手册写端口输出高电平最低为1.9V，实际一般测量大多是2V多一点。还有些特殊端口是VCC-0.4V。

5v再看看别人怎么说的。

FPGA的IO输出电平是可变的，通常3.3v是上限，在分配Pin assignment的时候有关于IO电压标准的配置选项。种类繁多，不同系列支持的种类也不同，具体请翻器件手册或者开发工具的pin约束软件。

3.3V.不过基本上都用低电平有效（驱动能力强）。