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ALTERAfifoIP读第一点延时问题请教为什么写是32位，读16位用32进32出，然后将时钟分频有同样的问题：就是不能保证FIFOreq跳高时，分频时钟正好在上升沿。说到底，还是VERILOG水平有限……求指点迷津。2，AlteraFPGA控制三速以太网IP核TSE问题waitrequest信号只有在读完或写完后的一个周期出现低电平，其它时刻都是高电平。你可以通过生成的IP的testbench仿真中看到waitrequest信号的波形。要在MAC寄存器中的0x2地址中把收发数据使能打开。具体看官方...