altera 除法ip核多少周期，ALTERA fifo IP读第一点延时问题请教

来源：整理时间：2023-03-30 20:13:51 编辑：亚灵电子网手机版

1，ALTERA fifo IP读第一点延时问题请教

为什么写是32位，读16位

用32进32出，然后将时钟分频有同样的问题：就是不能保证FIFOreq跳高时，分频时钟正好在上升沿。说到底，还是VERILOG水平有限……求指点迷津。

ALTERA fifo IP读第一点延时问题请教

2，Altera FPGA 控制三速以太网IP核TSE问题

waitrequest信号只有在读完或写完后的一个周期出现低电平，其它时刻都是高电平。你可以通过生成的IP的testbench仿真中看到waitrequest信号的波形。要在MAC寄存器中的0x2地址中把收发数据使能打开。具体看官方文档中的寄存器说明。

Altera FPGA 控制三速以太网IP核TSE问题

3，altera的ip核怎么用

如果是QII的IP核，在QII软件中通过MegacoreWizard加入，就可以了。如果是第三方的IP核，你应该有他的全部代码。把所有代码都加入到你的工程中，在需要的位置，例化顶层文件，连接好所有的接口，就行。我想，如果你需要使用这个IP，那么你对这

ip核就是altera给你提供的一些可使用的知识产权核包括了比较多的外设，如uart，usb，ddr控制器，sdram控制器，pci控制器等还有一些算法如fft，lpf，hpf等也提供了功能较主流的nios ii内核等

altera的ip核怎么用

4，Altera的FFTIPCore的试用时限是多久

我最近也在玩这个东西，不能直接下载，可以使用SignalTap II 下载进去，但是时间很短，我试了好几次，觉得只有几分钟，很不稳定，过一会儿就没有数据输出。如果想做项目用的话，试着找一下license，完全破解。找不到的话赶紧换方案，我就是被这东西坑了。

5，Altera FPGA 的硬件乘法器出结果需要几个周期如何得知

可以设置pipeline级数（一般0~3）如果你的设计需要运行在比较高的频率或乘法的位宽较大的话就要设置大一点的值相应的参数名是lpm_pipeline可以看一下user guide第5页http://www.altera.com/literature/ug/ug_altmult_add.pdf

quartus自己仿真一下，就知道了

再quartusii中执行入下步骤:1、tools -> megawizard plug-in manager 弹出兆函数对话框，选择单选项创建新的兆函数（megafuction），点击next。2、在出现的对话框中的左侧，有一些列的ip核，选中arithmetic（运算），选择lpm_mult或者altfp_mult，在右侧选择生产的语言类型（vhdl还是verilog？），并给它取个名字，然后点击next；3、出现了相应的界面，按提示一步步操作即可。我用的是quartusii9.0版本的，低一些的版本界面也差不多

6，如何使用和了解ALTERA的IP核

IP核生成文件：（Xilinx/Altera 同）IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－>Language Template->COREGEN 中找到verilog/VHDL 的例化方式）。asyn_f...

7，怎样在modelsim使用altera中的ip核

1. 添加仿真模型/库，根据设计内调用的器件供应商所提供的模块而定，在Quartus II的安装目录./quartus/eda/sim_lib下。 2. 通常针对不同的目标器件xxxx选用不同的xxxx_atoms.v文件，比如使用cyclone系列器件，那就要使用cyclone_atoms.v。 3. 如

ip核生成文件：（xilinx/altera 同） ip核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 edit－>language template->coregen 中找到verilog/vhdl 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。 2.调试方便。在 ise/quartus 中调用 modelsim仿真只能看到输入输出信号，而对于设计的中间信号/变量，特别是ip核的内部信号/变量无法观测。而在modelsim中直接仿真可以观测设计中出现的任何信号/变量无和 ip 核内的任何信号/变量，这样我们设计的数据流向就可以很清楚的表示出来，还可以检测不同编程方式的处理效果，极大的方便了调试。

8，关于altera Soc FPGA的使用

我们现在用的就是Cyclone V的SoC，其实就是把传统的单片机固件全部变灵活了，每个模块都可以用户自己来例化，如果不用FPGA逻辑设计软核的话，HPS这边就相当于一个ARM Cortex A9处理器的芯片而已。对于你的问题，我按照我的理解来回答一下，共同学习：1、想要得到这个Uart的数据，其实原则上是不需要配置FPGA的Qsys的，因为Uart本来就是HPS这边的外设，ARM是可以直接对其寻址的，就是一个简单的外设。但是为什么每个设计都要配Qsys呢？这是因为Qsys中会帮我们把系统最基础的初始化，比如Sdram控制器初始化、引脚复用等等包装成一个硬件信息，称为handoff。而在SoC启动时，bootrom执行完后必须找到一个叫preloader的映像，这个preloader就是做Sdram初始化等事情的，没错，handoff就是我们用来生成preloader的利器，它仅仅帮我们做了sdram和引脚、地址映射、引脚复用、时钟等基础工作，但是没有这些又是不行的，因此，必须配一个，不过为了方便，只要我们不用到FPGA侧的软核，那么一个preloader可以用在无数个工程中了，不用每次都配。2、控制台仅仅是用来做调试用的，也不是所有的工程都可以用控制台的tcl脚本来控制，它针对一些特殊历程，如果你是针对FPGA的内容调试，那么你的命令码会在开发环境内部转换为有效数据，直接通过jtag写到板子中去，如果你是针对Hps，也就是ARM侧进行调试，那么你的命令码会转换为地址+数据这样的格式，也是直接写到某个地址上去而已。这个你能明白吗？3、并不是说对外设的使用简单了，这样做个比较：现在有三个设备：FPGA芯片、ARM处理器芯片、SoC芯片FPGA只能用来设计逻辑电路，基本数字运算很快，适合设计一成不变的固件IP核，比如设计一个加法器、一个Flash控制器、ADC控制接口、数字信号处理等等；但没有处理器灵活；ARM是基于CPU结构的微计算机，可以接受灵活的、千变万化的大型程序，比如设计手机，跑个操作系统如Linux等，但芯片内所有外设都是固件，不能自己定制和修改；而SoC能够提供给你的，既有FPGA设计的稳定性和简单易用，又有ARM的强大处理和控制功能，并且你需要自定制IP时可以很方便地在FPGA中来实现，然后通过桥接挂在HPS系统下，便成了传统意义的外设，够灵活吧？纯手打，无COPY，喜欢的话加Q279711303，共同学习！