时序逻辑电路也称为时序电路。同步时序逻辑电路和异步时序逻辑电路的区别:时钟信号不同，在同步时序逻辑电路中，有一个公共时钟信号，电路中的所有存储元件都受其控制，只有当时钟信号到来时，存储元件的状态才能改变，从而改变时序电路的输出，时序逻辑电路是数字逻辑电路的重要组成部分。常见的时序逻辑电路包括触发器和计数器。
时序逻辑电路在任意时刻的输出不仅取决于该时刻的输入，还取决于过去时刻的输入。保持时序图违反的分析与解决方法:当不满足保持时间时，二是修改时序逻辑电路的状态函数或反馈逻辑表达式，使电路一旦进入无效状态，在时钟脉冲的作用下总能自动转入有效状态。参见:如何提高电路的工作频率（器件的固有保持时间增加（老化），这使得保持时间不合法，
综上所述，这个电路最大的功能应该是根据输入的CP时钟信号产生两个相位相反的时钟信号。时序逻辑电路最显著的特点是:逻辑状态可以保持；触发后的逻辑状态与触发前的状态相关。所以此时q水平表示时间，所以很容易看到各个输入/输出端口在不同时间段的状态，曲线箭头也可以表示某一变化引起的相关端口的变化，所以更容易看到电路的逻辑关系。
显然，预设方法虽然简单，但需要人工干预，具有很大的局限性。当Tskew不等于时，保持时间冲突已解决，通过增加组合逻辑延迟Tcomb，保持时间满足graph =D，当从状态转移图制作真值表时，无需写入Qn，Qn根据时钟CP的频率周期性变化，两者的相位刚好相反。这种方法可以称为“修正逻辑函数法”。
