差分阻抗是多少，差分信号线一般阻抗控制在多少

本文目录一览

1，差分信号线一般阻抗控制在多少
2，请教用ads的linecalc算差分阻抗
3，485的AB在PCB布线的时候差分阻抗应该设置成多少哪位大侠能
4，差分阻抗为什么要10
5，如何告诉PCB厂家阻抗要求
6，差分线阻抗到底是指的什么
7，DDR400 Layout准则

1，差分信号线一般阻抗控制在多少

100Ω±10%

差分信号线一般阻抗控制在多少

2，请教用ads的linecalc算差分阻抗

期待看到有用的回答！

e是偶模阻抗，zo是奇模阻抗，z0忘了是啥了差分阻抗是zo*2，共模阻抗是ze/2

请教用ads的linecalc算差分阻抗

3，485的AB在PCB布线的时候差分阻抗应该设置成多少哪位大侠能

COM RS485没有阻抗要求的，控制的是单端阻抗，不需要控制差分阻抗来的，因为他们不是差分信号线。只是走线的时候走在一起、平行等长就可以了。我们公司的主板PCB都是这么做的。

我是来看评论的

485的AB在PCB布线的时候差分阻抗应该设置成多少哪位大侠能

4，差分阻抗为什么要10

+/-10%是对PCB厂商制程控制要求的公差，通常+/-10%一般的厂商都可以做到，如果你要求严格点，也可以要求+/-7%，高端的厂商也可以做到，再严格点，+/-5%，一流厂商可以做到，但价格会贵些，因为技术和良率的原因。总之，对差分信号而言，阻抗值越靠近理论值越好，而不是一定要+/-10%。

5，如何告诉PCB厂家阻抗要求

在layer1层，将线宽9mil，线间距为10mil的差分线的阻抗控制在100欧姆，允许10%的浮动。

告知两个信息：1、特征阻抗多少欧姆？是差分阻抗还是非差分阻抗？2、哪些线需要做阻抗控制？另外你要做阻抗控制的线要提前做好预计算，一般用SI9000软件，布线时就要做好大致线宽，到参考面的间距等。

6，差分线阻抗到底是指的什么

单线阻抗是输入端对地说形成的阻抗，差分阻抗是两个输入端的阻抗；在具有电阻、电感和电容的电路里，对电路中的电流所起的阻碍作用叫做阻抗。阻抗常用Z表示，是一个复数，实际称为电阻，虚称为电抗，其中电容在电路中对交流电所起的阻碍作用称为容抗 ,电感在电路中对交流电所起的阻碍作用称为感抗，电容和电感在电路中对交流电引起的阻碍作用总称为电抗。阻抗的单位是欧姆。阻抗的概念不仅存在与电路中，在力学的振动系统中也有涉及。

hfss俗称海飞丝，主要用于3d建模，阻抗匹配是不是很适合你这样的场景; ie3d和hfss的差不多，你的任务比较简单，也不建议使用这种手术刀。 genesys的没用过，不是很清楚。推荐使用ads来比较易用性，阻抗模拟是几分钟的事。如果射频电缆，可以从绘图板软件直接导入。然而，比较大的ads软件，下载费劲。

7，DDR400 Layout准则

1．时钟信号（1）差分布线，差分阻抗100欧姆，差分线误差±5mil。（2）与其它信号的间距要大于25mil，而且是指edge to edge的间距（3） CLK等长，误差±10mil。2．数据信号：（1）数据信号分为八组，每组单独分开走线，第一组为DDR_DQ[0：7]、DDR_DQSP0、DDR_DQSN0、DDR_DQM0，以此类推，同组信号在同一层走线。（2） DQ和DQM为点对点布线，（3） DQS为差分布线。差分线误差±5mil，差分阻抗100欧姆。（4）组内间距要大于12mil，而且是指edge to edge的间距，同组内DQ与DQM以DQS为基准等长，误差±5mil。（5） DQS与DDR2_CLKP等长，误差±5mil。（6）不同组信号间距：大于20mil（edge to edge的间距）（7） DDR_CKN/P之间的并联100欧姆电阻，需要放置在信号一分二的分叉地方（8）尽可能减少过孔（9）叠层设计的时候，最好将每一层阻抗线宽，控制在差不多宽度（10）信号走线长度，不超过2500mil3．控制信号和地址信号：(1) 组内间距要大于12mil，而且是指edge to edge的间距(2) 所有控制线须等长，误差±10mil。(3 不同组信号间距：大于20mil（edge to edge的间距）4．其它信号DDR_VREF走线宽度20mil以上。

设计之前需要查看该ddr芯片的手册，清楚哪些信号需要等长或者阻抗设计。然后通过polar等仿真软件计算阻抗线宽和间距，一般是控制90ohm阻抗。