ddr3走线阻抗做多少，ddr3做嵌入式设计在信号线控制线上是否可以不串联2030欧的匹

来源：整理时间：2023-04-11 09:12:28 编辑：亚灵电子网手机版

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1，ddr3做嵌入式设计在信号线控制线上是否可以不串联2030欧的匹
2，如何让内存保护座槽设计更完美DDR3的差分阻抗是多少DDR
3，小第开始从事设计PCB高速板请教大虾DDR走线阻抗等问题
4，DDR3走线规则请教
5，allegro关于阻抗控制差分阻抗控制一些问题
6，DDR2的走线规则
7，DDR400 Layout准则

1，ddr3做嵌入式设计在信号线控制线上是否可以不串联2030欧的匹

是的，我就没采用过那种方法，直接在走线上设计阻抗，通过叠层、走线宽度和铜箔厚度来共同达到阻抗，一般控制50OHM左右，地址线和数据线等长设计。注意时序。

应该不是吧。

ddr3做嵌入式设计在信号线控制线上是否可以不串联2030欧的匹

2，如何让内存保护座槽设计更完美DDR3的差分阻抗是多少DDR

内存插口离北桥进的好，因为可以节省布线的长度，加快船速速度还有离CPU插口进的是AMD的CPU，因为AMD的CPU都是集成内存控制器的，所以内存数据不用经过北桥再来到CPU了，这样只更快所以说离CPU进的好

如何让内存保护座槽设计更完美DDR3的差分阻抗是多少DDR

3，小第开始从事设计PCB高速板请教大虾DDR走线阻抗等问题

专业解答：汗，你这种问题很值钱的，先不说10分，就是给钱别人不一定愿意回答。简单回答你吧：1：阻抗由驱动芯片决定，你不是主板设计，看你是一些嵌入式小板卡，这种一般要求也低，不需要这么严格。2：DDR布线等长即可，先布DDR，其他的后面再设计。

小第开始从事设计PCB高速板请教大虾DDR走线阻抗等问题

4，DDR3走线规则请教

不知道你的拓扑结构，不好下结论。clk线的长度会影响你地址与DQS线的长度。DQS与数据要有关系。这要是一个综合折中的考虑。

关ddr3布线等问题.现我手块板画ddr3等问题请您指教:ddr3 八片反面各四片布线采用fly-by拓扑结构现我址线度与短相差1500mil 原dram引脚扇度较请问扇度要算址线总度面址线组度相差1500mil没关系我要做度差缩主线做线调整负载线做线调整我现画度请各位看看否问题问题该做何调整谢谢.我板各组线度:数据线短组:777mil 组1200mil址线短:4200mil 5700mil钟线:4500milpcb 八层

5，allegro关于阻抗控制差分阻抗控制一些问题

阻抗。

你用polar大概模拟计算下，然后把需要管控的部分告知制板厂，让他们按照阻抗要求，进行管控

我之前时间刚做过DDR3这方面的设计，针对DDR3布线阻抗控制这方面，楼主说的没错，顶层跟底层是微带线，跟内层带状线在阻抗上是有区别，这时候，在内层的差分间距与线宽与外层须不一样，这时候坚持的原则是走线阻抗不变原则，具体在设置差分对的时候，对其设置线宽，线距可以对不同层进行设置，这样就可以实现阻抗不变。希望对楼主有用！

cadence的层叠的gnd层，要设置成平面层，而不是conductor。要告诉cadence这是一个大平面，而不是走线层。

6，DDR2的走线规则

时钟线包括　MEM_CLKOUT#0、MEM_CLKOUT0、MEM_CLKOUT#1、MEM_CLKOUT1，MEM_CLKOUT#2、MEM_CLKOUT2；　MEM_CLKOUT#3、MEM_CLKOUT3、MEM_CLKOUT#4、MEM_CLKOUT4、MEM_CLKOUT#5、MEM_CLKOUT5。　DDR2时钟线走线规则　分线对与对之间的间距为20mil min；　DDR时钟线对其他线的间距为20mil min；　北桥Breakout出来4mil，差分线对内间距6mil min，长度控制1000mil以内。再出来线宽6.5mil，差分线对内两根线的间距为5mils，蛇形线间距为20mils；　DDR2时钟线走线长度约束规则　差分线对内两根线±10mils；　每个DIMM三对差分线匹配在50mils内，即最大值减最小值不大于50mils；所有线长在2850mils和6500mils间　阻抗控制：　70Ω±10%(差分线)

7，DDR400 Layout准则

1．时钟信号（1）差分布线，差分阻抗100欧姆，差分线误差±5mil。（2）与其它信号的间距要大于25mil，而且是指edge to edge的间距（3） CLK等长，误差±10mil。2．数据信号：（1）数据信号分为八组，每组单独分开走线，第一组为DDR_DQ[0：7]、DDR_DQSP0、DDR_DQSN0、DDR_DQM0，以此类推，同组信号在同一层走线。（2） DQ和DQM为点对点布线，（3） DQS为差分布线。差分线误差±5mil，差分阻抗100欧姆。（4）组内间距要大于12mil，而且是指edge to edge的间距，同组内DQ与DQM以DQS为基准等长，误差±5mil。（5） DQS与DDR2_CLKP等长，误差±5mil。（6）不同组信号间距：大于20mil（edge to edge的间距）（7） DDR_CKN/P之间的并联100欧姆电阻，需要放置在信号一分二的分叉地方（8）尽可能减少过孔（9）叠层设计的时候，最好将每一层阻抗线宽，控制在差不多宽度（10）信号走线长度，不超过2500mil3．控制信号和地址信号：(1) 组内间距要大于12mil，而且是指edge to edge的间距(2) 所有控制线须等长，误差±10mil。(3 不同组信号间距：大于20mil（edge to edge的间距）4．其它信号DDR_VREF走线宽度20mil以上。