fpga需要多少个匹配电容，8兆晶振应该配多少的电容

1，8兆晶振应该配多少的电容

你好。配电容的话一般都是8p-20p之间。负载电阻一般都是1M-10M之间。具体的参数要看你的晶振是那个厂家的什么规格。一般都会有样品说明书的。希望对你有帮助

8m匹配的负载电容可以有9pf，12pf，16pf，20pf，如果是外接电容那么至少要大一倍。

你用一个十几P的或者几十P的电容，问题不大，主要是影响波形的幅度，高一点低一点MCU能够检测到就好了。如果要细究的话就需要计算了。MCU内部的电容，晶振本身的电容，电路板的电容，然后按照相应的公式去计算，得出接多少电容是最合适的，可以使波形的幅度最大。这个自己选择吧。看改怎么搞，可以用示波器看看，小了就换个电容再看看，找个比较合适得就好了。

8兆晶振应该配多少的电容

2，FPGA滤波电容真的越多越好吗

滤波电容的数量是根据瞬态电流来决定的。如果FPGA峰值运算时，瞬态电流很大，就需要很多滤波电容。如果瞬态电流很小，却加很多电容，不仅浪费钱，还会使上电瞬间的容性负载过大，如果保护不好的话可能会烧电源。

FPGA滤波电容真的越多越好吗

3，FPGA的问题我在网上需找到的一种基于FPGA的算法说是要用到

用fpga实现算法，简单理解就像用c语言实现算法一样。不过fpga用硬件描述语言，如verilog等。可以根据算法先用c实现，然后再用verilog实现。c和verilog有种一一对应的关系。综合之后有需要可以进行布局，约束和优化等。因为fpga可以并行执行，所以实现算法要比cpu类型的器件（如dsp、mcu等）有优势。

5517，一般情况下一个LE是由一个LUT加一个进位逻辑和一个Register 组成的

首先，FPGA内部的多路选择器、异或门通常都是用查找表（LUT）实现的，当然也有独立实现的。我自己写的FPGA程序，一般只要寄存器(REG)资源够，都是能够综合下的，前提是你的逻辑部分消耗资源不复杂。但如果逻辑很复杂的话，要考虑查找表够不够了。如果你选的器件，一个LE有一个查找表，那么很显然LE数目要大于查找表的数目才行。具体到器件上，一个LE有几个查找表，查找表是几位的（通常是16x1），要看器件手册。不过，建议你选器件的时候，不要纠结于有多少个LE，这有什么用？直接看LUT和REG够不够就好了嘛！例如Spartan XC3S500E，LUT和REG比例为1:1,有9300多个，应该够用了。Altera的EP3C10E144C8N，一个LE对应一个16位LUT和一个REG，LE共有10000多个，也够用了

FPGA的问题我在网上需找到的一种基于FPGA的算法说是要用到

4，fpga lvds接收端可以不加01uf电容吗

首先，LVDS信号肯定是可以直接接FPGA管脚的，但是一般用LVDS选项，不用miniLVDS选项，如果用LVDS选项，接差分信号的管脚所在的BANK供电一定要是2.5V。LVDS信号接到FPGA后，如果想把这个信号再通过FPGA输出去，输出的2个差分管脚P与N的信号是与输入管脚的P与N相对应。并且输出差分信号的管脚所在的BANK也必须是2.5V供电，并且符合工业标准的，可以直接与其他芯片的差分信号管脚对接。

5，fpga lvds接收端可以不加01uf电容吗

可能没有办法实现~不是增不增加外围电路的问题，仔细看一下cycloneii的器件手册。io口是不支持minilvds输入的，你看到的minilvds选项是指输出。如果使用minilvds，对于左右bank的io口是不需要外加电阻网络的，如果使用上下iobank，则需要增加外接电阻网络，对于电阻阻值也是有要求的，具体忘记了，在器件手册介绍接口的那个地方会有详细的说明。希望对你有帮助 =========================================================不太明白楼主需要接收minilvds的意图是什么，据我所知这个接口是用给液晶屏驱动coldriver的，难道你们是要做液晶屏的行列驱动吗？其实这个接口规范就是lvds的一个子集，理论上讲可以尝试使用支持lvds电平的fpga引脚来直接接收minilvds信号，当然我没这么做过，只是一个建议。至于确切的接收方法，我也不能确定。不好意思~ =========================================================cycloneii不支持minilvds作为输入口，人家问的是接收~又不是发送。

6，FPGA原理图规范

　　a、BANK划分原则：上下bank（顶和低-也叫列column）存储器接口左右bank（左右--也叫ROW）高速收发--LVDS（带DPA-OCT）（若DDR分配到没有RUP,RDN的BANK就会出现错误，找不到OCT）　　b、IO供电原则：分为PD和VCCio可以不分割一起供电---vccio-3.3-3.0-2.5-1.8-1.5（高级一点的FPGA没有3.3供电，用3.0代替） vccpd--3.3-3.0-2.5（2.5以下都为2.5）可以与板卡上的其他芯片共用电源　　c、除了IO口电源： FPGA 的其他电源都要单独供给---防止干扰　　d、JTAG电源连接: 建议选择3.3-2.5-3.0没有尝试过2.5v是否能OK---高级的芯片有VCCPGM ----arria系列有单独的下载配置bank可供灵活选择电压---cyclone--配置引脚和IObank是混在一起的--供电选择有受限制（另外没有必要画AS接口-JTAG可以下载POF的转文件JIC 达到同样的功能------EPCS的选择要根据FPGA文件大小选择--在数据手册一卷三章有----另外EPCS比较贵且没有工业级的--可以使用美光的M25P64来代替）　　e、时钟管理：复位引脚未曾加驱动放置在时钟引脚---外部的参考时钟放在此---要输出的参考时钟在PLL-OUT 输出---差分接入有的有OCT有的没哟---LVPECL一般用在高数收发的参考时钟--高速收发的参考时钟单独接lvds　　或LVPECL(耦合方式不同--电阻网络不同-两种电平也可以进行相互转换---分为交流耦合（接收端加电容和差分匹配电阻适合板间通讯--不同电源供电）==直流耦合（接收端加差分匹配电阻适合板内通讯--同电源供电）)　　f、上电速度要求：不符合要求配置不成功的---分为快速4--12MS达到稳定（选择方式为：高级的FPGA用单独的引脚POREFL来选择--低级的就用MESL来选择比如选择快速3.3就是这个要求）100ms达到稳定　　g、片上PLL使用的设计：直接由时钟引脚输入（要是这样--即使用一个PLL就要有一个使用芯片输入--电路补偿功能），PLL级联使用（FPGA只有一个时钟引脚输入即可--无电路补偿功能）　　h、时钟网路：全局时钟网络（时钟输入引脚--不同引脚上不同Pll进行时钟补偿）---局部时钟网路（也有专用的时钟输入引脚-可当作IO使用-一般不用此功能）