fpga pll 产生多少时钟，FPGA默认的时钟周期多少

1，FPGA默认的时钟周期多少

FPGA从SDRAM里面取出一个数需要一个时钟周期多，因为需要先刷新，然后才能读数据，在读数据过程中，可以是一个时钟周期，所以总的时间就多一点了。FPGA做加减法之类的运算时间要耗费多少时钟周期？最快1个时钟周期就可以了，看你怎么实现。

fpga时钟周期是值硬件电路配置好后，最长路径的延迟，这个延迟就是fpga执行时的最短周期。采样周期是采样时，两个样本之间的间隔周期，完全不一样的东西。如果我没有理解错的话。

FPGA默认的时钟周期多少

2，请问FPGA中怎么生成1M的时钟用PLL的话1M频率太低了我是初学想请教

自己写个分频模块就好了。50M分成25M，和50M分成1M的原理是一样的。

请问FPGA中怎么生成1M的时钟用PLL的话1M频率太低了我是初学想请教

3，如何使用50MHZ FPGA本身的时钟产生一个 3MHZ 的分时钟

楼主教你一个简单的方法，利用quartus自带的pll核可以实现，看下图红框处，设置比例为3/50，由于输入时钟是50MHz，所以50MHz乘以3/50系数后输出的频率就是3MHz（如图红圈处）。ISE应该也有类似的pll核，你在工程里直接调用下。

分频器就是一个加减计数器你可以自己写一个50/3进位的计数器就可以当然50/3不是整数，那就先倍频再分频这个你在ip核里的pll就可以帮你完成大部分时钟的组合还能设置时钟偏移

如何使用50MHZ FPGA本身的时钟产生一个 3MHZ 的分时钟

4，altera 公司的FPGA如何从50M分频到3072M利用PLL ip核系统时钟是50M

即使用PLL也无法输出这样低而且精确的频率，你可以让pll的ip核进行31倍频，和63分频输出24.21875M频率，然后再8分频。这样可以得到3.075396875MHz。想要得到3.072M的用50M的原信号是很难得到的，除非你采用小数分频。另外稳定性主要由50M的晶体决定的。

5，FPGA的时钟问题

锁相环pll倍频不知道你用什么fpga如果是altera的fpgaquartus里面有pll的ip核在megawizard里面调出来可以设置倍频的倍数

你把FPGA设计中的clk分配到clk1对应的管脚就可以了。在硬件设计的时候50Mhz的有源晶振连接到FPGA的CLK1管脚就行了。其余未使用的专用时钟管脚，悬空不管即可。

没什么不妥当。用到几个就用几个就好了，不用的不用管。只要管脚分配和时钟约束做好就行。时钟约束最好约束成预期的110%，比如，你要跑50M，那你约束的时候就约束成55M，这是一般的经验。

可以，FPGA有多个时钟时为了方便不同的需求，适用于多时钟控制系统，当然你只用一个也就没什么错的。其管脚自由分配，你可以根据你的设计需要绑定不同时钟管脚的时钟信号，当然这些时钟管脚也可以做普通IO口使用

6，用cyclone II FPGA的PLL不可以使用8M产生50M的时钟要满足什么条件

1.请查看cyclone 2 的手册 PLL部分， PLL倍频是有一定的倍率比如 4 8 16 == 2. 8M的时钟如果要变成50M的最好是先倍频上一个比50M大的时钟然后再通过分频器分出一个50M的出来3. 为了避免做分数分频，最好是50M的整数倍，比如100M 150M 8和50的公因数是200，但是200/8=25倍我很担心没有这高的倍频的PLL 如果没有的话使用12.5倍的PLL 然后再做分频变成50M

7，altera 公司的FPGA如何从50M分频到3072M利用PLL ip核系统

可以利用小数分频法利用DDS原理设计一个16位的相位累加器，频率分辨率为50000000/2^16=762.9Hz，相位累加量设置为4026即可输出3.027的信号了

利用PLL ip核分频。不知道你有没有用QuartusII软件。

你邮箱联系我~我给你发一份漂pll图文教程你一看就明白~ALTERA内置的PLL是一个真实的PLL 但它只能产生10M以上的时钟~ 并不是可以产生任意频率的时钟~ 如果要产生3.072的话可能需要外部晶振提供或者 30.72M的时钟分频。

你好！即使用PLL也无法输出这样低而且精确的频率，你可以让pll的ip核进行31倍频，和63分频输出24.21875M频率，然后再8分频。这样可以得到3.075396875MHz。想要得到3.072M的用50M的原信号是很难得到的，除非你采用小数分频。另外稳定性主要由50M的晶体决定的。我的回答你还满意吗~~