d触发器的输入和输出多少延时，D触发器的输出是由D的高低电平决定还是和时钟脉冲输入也有关啊

来源：整理时间：2024-06-02 11:44:28 编辑：亚灵电子网手机版

本文目录一览

1，D触发器的输出是由D的高低电平决定还是和时钟脉冲输入也有关啊
2，怎样用一个D触发器使输入一个20秒为周期的方波输出为延迟两秒且同样
3，D触发器的输出方程怎么写有没有公式
4，如何用Verilog设计单个时钟周期的延时就是说50MHz的外部时钟希望在赋
5，数字电子技术中讲的D触发器如果时钟信号和D输入端的信号同时
6，D触发器的工作原理及状态表
7，verilog里如何用D触发器实现半个时钟周期的延时
8，什么是双d触发器

1，D触发器的输出是由D的高低电平决定还是和时钟脉冲输入也有关啊

当然可以，逻辑电平开关的输出完全满足JK触发器和D触发器对时钟脉冲的要求。。

只要输入电平合乎器件要求即可

D触发器的输出是由D的高低电平决定还是和时钟脉冲输入也有关啊

2，怎样用一个D触发器使输入一个20秒为周期的方波输出为延迟两秒且同样

不用D触发器。将方波送入积分器变为三角波，再利用适当电平的比较电路即可实现你所需要的延迟。

怎样用一个D触发器使输入一个20秒为周期的方波输出为延迟两秒且同样

3，D触发器的输出方程怎么写有没有公式

Q(n+1) = D(n)D触发器是最简单的触发器，在时钟前沿（↑）的有效时刻，输出Q 等于时钟有效时刻之前的输入信号 D 。

你觉得这些只值50分吗？

D触发器的输出方程怎么写有没有公式

4，如何用Verilog设计单个时钟周期的延时就是说50MHz的外部时钟希望在赋

50Mhz，时钟周期20ns，延迟一拍即可。module clk(start,clk_in,clk_out); //clk_in为输入时钟，Start为开始信号input start,clk_in;output clk_out;reg clk_out;reg clk_out_r; always @(posedge clk_in) begin if(!start) begin clk_out <= 0; clk_out_r <= 0; end else begin clk_out_r <= ~clk_out_r; clk_out <= clk_out_r; end endendmodule

5，数字电子技术中讲的D触发器如果时钟信号和D输入端的信号同时

设计电路最基本的原则就是可靠性，所以合格的电路不会出现数据与时钟同时变化。一定是数据稳定后时钟到来，即数据比时钟早到。如果同时变化则锁存的数据不确定。这是不允许的。

支持一下感觉挺不错的

6，D触发器的工作原理及状态表

SD和RD接至基本RS触发器的输入端，它们分别是预置和清零端，低电平有效。当SD=1且RD=0时（SD的非为0，RD的非为1，即在两个控制端口分别从外部输入的电平值，原因是低电平有效），不论输入端D为何种状态，都会使Q=0，Q非=1，即触发器置0。当SD=0且RD=1（SD的非为1，RD的非为0）时，Q=1，Q非=0，触发器置1，SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。扩展资料：该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁，三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比，同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。 /span>。由基本RS触发器的逻辑功能可知，Q=Q3非=D。由于CP信号是加到门G3和G4上的，因而在CP上升沿到达之前门G5和G6输出端的状态必须稳定地建立起来。输入信号到达D端以后，要经过一级门电路的传输延迟时间G5的输出状态才能建立起来，而G6的输出状态需要经过两级门电路的传输延迟时间才能建立，因此D端的输入信号必须先于CP的上升沿到达，而且建立时间应满足：tset≥2tpd。

7，verilog里如何用D触发器实现半个时钟周期的延时

data_in就是你要输入的串行数据！shift是并行输出！用负时钟驱动D触发器能实现半个时钟周期的延时！

请问你有没有写触发时钟的部分，比如说：initial begin clk = 1; forever #10 clk = ~clk; end

8，什么是双d触发器

　　在电子技术中，N/2(N为奇数)分频电路有着重要的应用，对一个特定的输入频率，要经N/2分频后才能得到所需要的输出，这就要求电路具有N/2的非整数倍的分频功能。CD4013是双D触发器，在以CD4013为主组成的若干个二分频电路的基础上，加上异或门等反馈控制，即可很方便地组成N/2分频电路。　　图1是3/2分频电路。IC1、IC2均接成二分频器，所以该电路是由四分频电路与反馈控制电路组成，计数脉冲由异或门F1输出。fi既作为分频信号又作为时钟脉冲接入异或门的一个输入端，从四分频电路的IC2的Q2输出端引出反馈信号作F1的另一输入端。输出信号fo从IC1的Q1端输出。图2是其工作波形。　　设电路初始状态均在复位状态，Q1、Q2端均为低电平。当fi信号输入时，由于输入端异或门的作用(附表是异或门逻辑功能表)，其输出还受到触发器IC2的Q2端的反馈控制(非门F2是增加的一级延迟门，A点波形与Q2相同)。在第1个fi时钟脉冲的上升沿作用下，触发器IC1、IC2均翻转。由于Q2端的反馈作用使得异或门输出一个很窄的正脉冲，宽度由两级D触发器和反相门的延时决定。当第1个fi脉冲下跳时，异或门输出又立即上跳，使IC1触发器再次翻转，而IC2触发器状态不变。这样在第1个输入时钟的半个周期内促使IC1触发器的时钟脉冲端CL1有一个完整周期的输入，但在以后的一个输入时钟的作用下，由于IC2触发器的Q2端为高电平，IC1触发器的时钟输入跟随fi信号(反相或同相)。本来IC1触发器输入两个完整的输入脉冲便可输出一个完整周期的脉冲，现在由于异或门及IC2触发器Q2端的反馈控制作用，在第1个fi脉冲的作用下得到一个周期的脉冲输出，所以实现了每输入一个半时钟脉冲，在IC1触发器的Q1端取得一个完整周期的输出。　　图3是5/2分频电路。IC1、IC2、IC3三级D触发器级联为8分频电路，电容C起滤波作用，输出信号fo从IC2的Q2端输出。电路中有Q1、Q3两个反馈控制。从图4工作波形可知，Q1的反馈信号中每两个反馈信号中就有一个受到Q3反馈波形的影响，所以在A点仅能形成几百毫微秒宽的脉冲。由于电容C的作用，Q1的反馈信号(即一窄脉冲)被滤除掉，如图4波形A的虚线所示。最后在Q2端输出fo信号。fo每变化一个周期，对应于输入信号fi的两个半周期，即fo的频率为fi的2/5。　　图5是7/2分频电路。该电路与图3相似，区别在于电路中一个反馈信号在图3中是从Q1端引出的，而图5是从Q2端引出的，fo信号从Q2端输出。电路有Q2、Q3两级反馈，由于Q2反馈信号受Q3反馈的影响，在A点仅能形成几百毫微秒宽的窄脉冲，此窄脉冲被电容C滤除掉，因此Q2反馈不起作用，电路实际上只有一个Q3反馈，因而使得fo输出信号每变化一个周期，对应于fi输入信号的三个半周期，即fo的频率为fi的2/7。其工作波形如图6所示。　　上面介绍的N/2分频电路仅限于N≤7，当N≥7时，可根据分频N值的大小，相应增加二分频级数，并恰当引接反馈信号走线，便可得到N≥7的分频电路。下面仅介绍一例9/2分频电路，如图7所示。图8是其工作波形。　　IC1～IC4四级D触发器组成16分频电路，fo信号从Q3输出，电路有Q1、Q4两级反馈。其工作原理与上述有关分频电路相似，波形图上A点虚线脉冲表示为电容C滤除掉的Q1反馈信号。从图8中可知，只要fi输入四个半周期的时钟信号，就输出一个周期信号fo，即fo的频率为fi的2/9。　　从以上几个N/2分频电路可得到如下几个特性：　　1.电路工作原理是，在第n个周期，末级两分频器的输出为高电平时，输入时钟脉冲的上升沿使分频电路工作；在第n＋1个周期，末级两分频器的输出为低电平时，输入时钟脉冲的下降沿使分频电路工作。　　2.电路采用的是异步触发形式，各触发器的初始状态不会影响到分频的功能。如果要求初始状态为“0”状态，可以将D触发器的复位端R引出，接至复位控制电路。　　3.输入信号fi的最高工作频率fimax除受到CMOS元件fM的限制外，还受到D触发器、反馈门翻转延迟和电容C滤波频率特性的影响，所以应尽可能提高fi的值。一般情况下，最高工作频率fimax在几百千赫以下。▲用CD4013双D触发器做的脉冲4分频器