zynq ddr是多少位的，xilinx的zynq7000 FPGA打开vivado新建block design添加zynq处

来源：整理时间：2023-09-17 14:19:47 编辑：亚灵电子网手机版

本文目录一览

1，xilinx的zynq7000 FPGA打开vivado新建block design添加zynq处
2，DDR内存条每次传输的数据宽度是几位
3，用FPGA设计一个小项目给出代码完成仿真
4，内存DDR123各是多少位的
5，ZYNQ怎么修改PHY的初始化配置
6，DDR3是多少位的
7，关于用FPGA实现FFT
8，使用sdramflashrom时用到pll如何设计pll的相移
9，计算机指令集怎么变为逻辑电路
10，怎么样捡测内存条

1，xilinx的zynq7000 FPGA打开vivado新建block design添加zynq处

你可以点开加号就可以看到具体的信号，里面包含54个MIO和DDR_VRN、DDR_VRP，PS的时钟复位等一些系统信号。

xilinx的zynq7000 FPGA打开vivado新建block design添加zynq处

2，DDR内存条每次传输的数据宽度是几位

位宽是64bit的，双通道在理论上能使位宽翻倍，带宽=位宽X频率/8

DDR内存条每次传输的数据宽度是几位

3，用FPGA设计一个小项目给出代码完成仿真

最简单的就是驱动一个数码管了，FPGA实现一个译码电路，直接输出至数码管。译码器的代码开发系统都自带了，仿真也超简单，结果比较直观。

你的硬件环境都没说，这个怎么设计呢？“最简单”三个字还是没法让人找到帮你的方向。为你着想，这种问题你还是自己设计，出问题了上来问。

你好！下载一个ISE13.2，生成一个DDR2控制器的IP核，然后用它的user文件来仿真，就算完成一个DDR2控制器的设计了。。。。仅代表个人观点，不喜勿喷，谢谢。

用FPGA设计一个小项目给出代码完成仿真

4，内存DDR123各是多少位的

1/2/3代时接口不同，然后就是频率不同了，DDR2的一般是667和800，DDR3的一般是1066然后是1333，一代的就更小了，300,225,400？记不太清楚了。

5，ZYNQ怎么修改PHY的初始化配置

这个问题我遇到过，我觉得它死在那个状态的原因是DDR2IP核初始化过程会有验证过程，如果验证出错就认为初始化没有完成，所以就死在那个状态一直在验证。首先你要确认DDR2IP核上的所有信号是否都用到了，我当时有过因为DM引脚没有分配造成初始化无法完成。然后就是确认硬件没有问题，例如DDR2芯片是好的，电压是正常的等，我当时因为DDR2芯片有过问题，一直不能初始化完成，而且个人觉得现在DDR2芯片很多有问题。至于你里面问的三个问题，第一个问题，DDR2芯片文档里就有。第三个问题那些校验就是为了确认DDR2初始化成功了。希望能够帮到你

搜一下：ZYNQ怎么修改PHY的初始化配置

6，DDR3是多少位的

内存没有多少位的问题，只有频率的高低，常见的DDR3的频率是1333和1600，高端产品有1800、1866、2000、2133甚至最顶级的2400.如果你是想问32位和64位的问题，那么是这样，windows操作系统分为32位和64位两种类型，32位系统最大的可调用内存数位3个G，如果你的机器的内存超过3个G，那么大于3G的部分将会浪费掉，如果你想用更大的内存，那么最好的选择就是选用64位的操作系统。

7，关于用FPGA实现FFT

用IP可以实现实时转换，简单易用，如果不用IP估计算法的复杂度你不能忍受。FFT的IP有多种模式可以选，流水模式是实时的但是很消耗资源，如果你的片子资源有限考虑到你做的是图像处理其实速度要求不算高，可以考虑突发模式，如果你每次运算1024个点的话，我印象中好像是需要7000多个时钟周期，也就是说平均7时钟周期算一个点，通过抬高IP的工作时钟，然后再用双口RAM解决它与别的模块跨时钟域问题，这样就OK了

到网上检索一下各个学校的硕士论文，有不少基于FPGA实现FFT方面的论文，可以参考。

有几个解决方案：1，自己找到fft如何实现的文档（verilog实现），很多verilog方面的书籍都有的，应该可以找到的；2、到open source上下载一个，然后调试仿真，再到fpga实现；3、直接用xilinx 的ip例化一个，但不一定符合您的要求。

8，使用sdramflashrom时用到pll如何设计pll的相移

必须根据下列因素计算偏移精度来进行最小和最大定时分析（图2）： 1、从PLL时钟输出到引脚的延迟（TpD1） 2、时钟板迹线长度延迟（TpD2） 3、来自时钟的DQS存取视窗（来自DDR存储器数据表的TDQSCK）延迟。 4、 DQS板迹线长度延迟（tpD3） 5、在FPGA到I/O元件中来自DQS引脚的延迟（tpD4） 6、 I/O元件寄存器的微时钟到输出的数时间延迟（tco1） 7、从I/O寄存器到再同步寄存器的延迟（tpD5）为了得到安全的再同步视窗,设计人员需要计算加上上面所列的所有延迟（称之为往返延迟）系统的最小和最大延迟（见图3）。用下面的方程式可得到再同步视窗：再同步视窗=最小往返延迟+1个时钟周期—最大往返延迟—再同步寄存器的最大微建立和/保持时间若再同步视窗落在系统时钟沿的外面,设计人员需要用另外的相移PLL输出时钟,这沿将会在此视窗内。计算往返延迟和评估再同步时钟的时钟相位易于出错并且耗时。很多时间,设计人员用不断试验来找出再同步时钟相位。某些FPGA供应商提供设计帮助,可以减少或消除不断试验的过程。例如,Altera的再存储器一控制器IP核具有往返延迟计算器,这可使设计人员计算他们专用系统的再同步视窗。设计人员可以输入迹线延迟和其他专门适于他们系统的其他延迟元件。往返延迟计算器将判断系统时钟和DQS域之间的编移。若需要来自PLL的相移输出,它也可以确定正确捕获数据所需的相移量。再同步的另一技术是用反馈时钟,另外的Read PLL示于图4。来自存储器的反馈时钟FB—CLK的板迹线应该与DQ和DQS信号的板迹线长度相同。FB—CLK连接到DRAM CLK引脚并返回到FPGA。Read PLL相移输入时钟FB—CLK,所以,它能从DQS域到系统时钟域正确地捕获读数据。相移量是来自DRAM的±TDQSCK,DQS、CLK和FB—CLK迹线之间的任意板迹线偏移和IOE寄存器和再同步寄存器之间的延迟之和。信号完整性和板设计问题与存储器接口设计有关另一个共同问题是要保持信号完整性。接口的宽总线宽度导致同步开关转换噪声（SSN）,SSN可能导致误码。另外,由于串扰、信号衰减、噪声等原因会使不合理的终端或板设计导致不好的信号质量。所有这些因素有害地影响系统性能和可靠性。所以,会理的板设计是建造建全存储器接口的关键。下面给出用于存储器接口的一些基本板布置指南： ·迹线长度匹配以避免信号间的偏移。 ·路由DQ、DQS和CLK至少30密耳远离其他信号,以避免串扰。 ·每2个终端电阻器用一个0.1_F电容器。 ·提供精密的电阻器（精度1%_2%之内）。 ·采用专门为DRAM VTT 设计的集成VTT稳压器。 ·路由VREF至少20mm远离其他信号。 ·在一边VREF与VSS屏蔽,在另一边VREF与VDDQ屏蔽。

9，计算机指令集怎么变为逻辑电路

估计您说的计算机指令应该是汇编，那么逻辑电路则是数字的逻辑电路。那么总体上分析看则是如何完成一个cpu功能的逻辑电路。那么从简单说来是这样的，首先计算机指令是汇编，汇编的实际翻译就是机器码，那么什么地方存机器码，那么就是rom或者是硬碟。cpu先通过寻址（数字电路计数器的体现），在硬碟或rom中按顺序找到地址单元，从地址单元中读出一个数，这个数就是汇编语言的指令，这个数被在数字电路中类似译码器的东西所检测到，译码器则根据指令的不同使cpu某个逻辑电路有效，比如指令mov译码后某电路导通，则把寻址的计数器固定在某个特定值，也就是固定到cpu的ram的某个特定的单元，然后把相应的数放进去。而如果这个单元是特殊单元，比如这个单元是专门与cpu电平有关的，则可以通过这个指令所放进的数使cpu某些引脚产生电平的变化。而io口的，或者说cpu的引脚的电平，也是一样的道理，io口也对应有地址单元（不是硬碟不是内存）这里说的是cpu内部的寄存器或者说cpu内部的易失性闪存。那么总体看逻辑电路（宏观看）cpu内部电路有，译码器，计数器，ram，和较为复杂的运算电路（这里的复杂就能完成各种运算和命令，但对于cpu基本功能而言他并不是主体）。那么我刚才说了这些，这点只是宏观上说说。那么实际能见到的大量采用的是单片机，早期（电脑）cpu和单片机是一样的东西或者说就是一个同样的芯片，80年代后期才分开的，通过汇编语言编程可以操作单片机，理论上讲实在操作cpu，网上资料很丰富，甚至能查到单片机汇编的机器码。通过操作单片机则可以使其运算，存取指令，引脚点评的输出，并且是集中指令集，8位cpu，既好用又好学。而51单片机的内核已经不再收取专利费用，而是想linux一样的免费了。通过在fpga中嵌入51内核，也就是嵌入8位cpu，则可以得到真正具体的数字逻辑电路。甚至在quartus2中altera公司应经给出了在fpga这种专门搭建数字电路的白片中如何嵌入cpu，嵌入的数量，是否嵌入某些数字处理芯片ip核。本人也曾经尝试过用与非门和计数器等搭建出cpu的原型，真正搭建了，发现cpu的基本的寻址取指令是很容易直接做出来的，而难点在于运算单元，当然也不是很难。反正我的意思很明确，谈到逻辑电路不谈硬件是不行的，因为说不通。这也是某些人学了很多很多的编程，回到家里想做个遥控玩具，遥控器，或者是电子表也做不出来，而他们却很正常的在电脑上编出很庞大的游戏。这是因为他们的只是有些东西欠缺了。同样一个人，比如说我，弄个硬件至少做个遥控玩具，电子表是可以，但是我却不能在电脑上编写出像纸牌这样的小游戏，甚至不能理解linux是如何控制硬件的，也无法理解嵌入linux时候写驱动的那些函数是如何操作arm芯片的，但是向我们这类人却能在没有操作系统的情况下，让cpu芯片裸奔实现功能。说明了两种人都欠缺了相关知识。如果真的向更为深入的知晓他，那么则应该软件也学硬件也学。最最现实的是，比如市场上有卖内存条的，他说自己的是ddr2的，非常好，ddr是个什么？买了个SD卡，买个索尼记忆棒，都拆开，你看里面又是什么。答案，ddr是时钟上升沿下降沿都对内存进行读写，而不是ddr的则是一个时钟只能完成一次读写。两种卡拆开了都是个rom，是个nandflash芯片。网上还能找到说明书，并且有实力的人还能对其进行操作。我说完了！

一个完整的计算机系统包括硬件系统和软件系统两大部分。计算机硬件系统是指构成计算机的所有实体部件的集合，通常这些部件由电路（电

10，怎么样捡测内存条

如何测试DDR？尽管DDR内存与SDR相似，但是数据频率的翻倍确实对测试工程师提出了挑战。测试仪不仅要以双倍频率进行数据读取，而且还要以加倍频率写数据。DDR测试有具有不同要求的两个方面：芯片级测试 DDR芯片测试既在初期晶片阶段也在最后封装阶段进行。采用的测试仪通常是内存自动测试设备，其价值一般在数百万美元以上。测试仪的核心部分是一台可编程的高分辨信号发生器。测试工程师通过编程来模拟实际工作环境；另外，他也可以对计时脉冲边沿前后进行微调来寻找平衡点。自动测试仪（ATE）系统也存在缺陷。它产生的任意波形数量受制于其本身的后备映象随机内存和算法生成程序。由于映象随机内存深度的局限性，使波形只能在自己的循环内重复。因为DDR带宽和速度是普通SDR的二倍，所以波形变化也应是其二倍。因此，测试仪的映象随机内存容量会很快被消耗殆尽。为此，要保证一定的测试分辨率，就必须增大测试仪的内存。建立测试头也是一个棘手的问题。因为DDR内存的数据读取窗口仅有1—2ns，所以管脚驱动器的上升和下降时间非常关键。为保证在数据眼中心进行信号转换，需要较好的管脚驱动器转向速度。在频率为266MHz时，开始出现传输线反射。设计工程师发现在设计测试平台时必须遵循直线律。为保证信号的统一性，必须对测试头布局进行传输线模拟。管脚驱动器强度必须能最大限度降低高频信号反射。测试头设计模拟针对测试的设计（DFT）当然收人欢迎，但却不现实。因为自动测试仪的所需的测试时间与花费正比于内存芯片的存储容量。显然测试大容量的DDR芯片花费是相当可观的。新型DDR芯片的通用DFT功能一直倍受重视，所以人们不断试图集结能有效控制和观察的内部节点。专用DFT技术，如JEDEC提出的采用并行测试模式进行多阵列同时测试。不幸的是由于过于要求芯片电路尺寸，该方案没有被采纳。DDR作为一种商品，必须最大限度减小芯片尺寸来保持具有竞争力的价位。内存条测试对内存条测试的要求是千差万别的。DDR内存条的制造商假定已经进行过芯片级半导体故障的测试，因而他们的测试也就集中在功能执行和组装错误方面。通过采用DDR 双列直插内存条和小型双列直插内存条，可以有三种不同内存条测试仪方案：双循环DDR读取测试。这恐怕是最简单的测试仪方案。大多数的测试仪公司一般仅对他们现有的SDR测试仪作一些很小的改动就将它们作为DDR测试仪推出。SDR测试仪的写方式是将同一数据写在连续排列的二个位上。在读取过程中，SDR测试仪能首先读DDR内存条的奇数位数据。然后，通过将数据锁存平移半个时钟周期，由第二循环读偶数位。这使得测试仪能完全访问DDR内存单元。该方法没有包括真正的突发测试，而且也不是真正的循环周期测试。采用实时专用集成电路（ASIC）控制器设计DDR测试仪并不难。毕竟，新型ASIC集成块可以很容易达到所需的266MHz频率。然而，考虑到测试仪体积与价格方面的因素，采用场编程门阵列（FPGA）作逻辑核心则更具竞争力。采用FPGA设计266MHz内存控制器确实是一个挑战，因为它必须使用0.18微米线宽的芯片来实现上述性能。即使我们可以得到0.18微米线宽的芯片，但整个制备方案还没有进行全面的审核。我们必须与FPGA的分销商门合作，以克服所有障碍。这种测试仪不仅仅是价格便宜，而且具有一定的速度和测试精度。实际环境测试仪。无论其它测试方法如何，内存条制造商一直在寻找母板仿真器。他们认为最佳测试应当在处于实际工作环境中的母板上进行。然而，制造商们也清楚PC机母板本身也存缺陷如：引导速度慢、测试时间长、插槽寿命短，这些均妨碍了它在内存条测试仪上的应用。由于技术上的突破，上述问题可以通过专门的软件和硬件设计解决。采用X86处理器和PC芯片组设计的新型DDR测试仪将被引入。它将通过专门的测试操作系统大大降低引导时间，另外采用高速缓冲运算与专用软件算法结合延长双列直插式内存条（DIMM）插槽寿命。这意味着在更换测试器件时不必关电源和重新引导系统。当然，新型测试仪并不等于母板，它是一种性能优化的测试仪。它还将配备重载测试插槽。 DDR DIMM内存条测试处理内存条测试仪最重要的部分是自动处理机。处理机一般采用镀金连接器以保证与内存条良好的电接触。在频率为266MHz时，2英寸长的连接器将会造成测试信号极大衰减。为解决上述难题，一种新型处理机面市了。它采用普通手动测试仪的插槽。测试仪可以模拟手动插入，平稳地插入待测内存条的插槽；一旦测试完成，内存条又可以平稳地从插槽中拔出。结论 DDR测试技术的转变是以一种渐进方式而不是突变方式进行的。JEDEC（业界标准委员会）不再停留在该技术上，而是推进其发展。根据JEDEC的规划，DDR333将于2002年推出；DDRII将于2004年推出。物理封装将由TSOPII（小型塑料封装）过渡到FBGA（倒装球格阵列）。内存测试工程师们将会继续面对新的挑战，他们将以他们出色的工作来迎接这些挑战。

是读不到？还是感觉内存少了？