layout阻抗为多少，PCB LayoutSGMII是1G信号走线的特性阻抗为100ohm

来源：整理时间：2023-09-15 04:41:53 编辑：亚灵电子网手机版

1，PCB LayoutSGMII是1G信号走线的特性阻抗为100ohm

如果使用环境比较复杂，电磁辐射大的话，信号线最好是走内层。但是内层也不一定是稳妥的，与信号层相邻的层，如果有强干扰的走线（音频走线，DCDC震荡信号，USB，I2C走线等等），也一样会影响性能，记住邻层的走线别和信号线平行走线。

PCB LayoutSGMII是1G信号走线的特性阻抗为100ohm

2，usb 为高速20在layout 时候需要做90ohm 阻抗控制这句话是什么意思

意思是如果你的USB接口如果要用在传输数据，且速度在高速范畴时，需要对PCB上的USB接口数据线进行阻抗匹配，具体可以做90 ohm左右的差分阻抗设计，只针对传输数据的一对线；如果速度要求不高，当然不做阻抗也问题不大，但是在高速场合，稳定和速度就有影响了；

usb 为高速20在layout 时候需要做90ohm 阻抗控制这句话是什么意思

3，DDR400 Layout准则

1．时钟信号（1）差分布线，差分阻抗100欧姆，差分线误差±5mil。（2）与其它信号的间距要大于25mil，而且是指edge to edge的间距（3） CLK等长，误差±10mil。2．数据信号：（1）数据信号分为八组，每组单独分开走线，第一组为DDR_DQ[0：7]、DDR_DQSP0、DDR_DQSN0、DDR_DQM0，以此类推，同组信号在同一层走线。（2） DQ和DQM为点对点布线，（3） DQS为差分布线。差分线误差±5mil，差分阻抗100欧姆。（4）组内间距要大于12mil，而且是指edge to edge的间距，同组内DQ与DQM以DQS为基准等长，误差±5mil。（5） DQS与DDR2_CLKP等长，误差±5mil。（6）不同组信号间距：大于20mil（edge to edge的间距）（7） DDR_CKN/P之间的并联100欧姆电阻，需要放置在信号一分二的分叉地方（8）尽可能减少过孔（9）叠层设计的时候，最好将每一层阻抗线宽，控制在差不多宽度（10）信号走线长度，不超过2500mil3．控制信号和地址信号：(1) 组内间距要大于12mil，而且是指edge to edge的间距(2) 所有控制线须等长，误差±10mil。(3 不同组信号间距：大于20mil（edge to edge的间距）4．其它信号DDR_VREF走线宽度20mil以上。

DDR400 Layout准则