fpga的晶振频率是多少，FPGA与下位机通讯采用虚拟uart的方式晶振11059MHz他的波特率

来源：整理时间：2023-03-12 19:42:13 编辑：亚灵电子网手机版

1，FPGA与下位机通讯采用虚拟uart的方式晶振11059MHz他的波特率

fpga与下位机通讯采用虚拟uart的方式，晶振11.059mhz.他的波特率如何设置和计算？波特率最大能达到多高？

FPGA与下位机通讯采用虚拟uart的方式晶振11059MHz他的波特率

2，求教Xilinx的fpga能用多高频率的晶振

常用的频率是8M，12M，24M，26M和32M，主要还是看电路板适用多高的频点。

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求教Xilinx的fpga能用多高频率的晶振

3，FPGA锁相倍频中晶振频率的选择

型号不同，则可用倍频系数也不同，一般来说高端一点的芯片选择的余地会大一些。具体参数你需要查阅相关数据手册。用300MHz除可用倍频系数，就可以得到晶振频率。 Good luck。

FPGA锁相倍频中晶振频率的选择

4，FPGA 最大晶振是多少

一般也有二三百MHz吧。准确的得看具体型号的器件手册。

一两百兆

看DC参数，不同的器件不一样

输入晶振还是输出晶振？看对应bank的io电压，一般1.8~3.3吧

5，FPGA可不可以使用50M的有源晶振呢

近年来的FPGA都可以使用50MHz以上的时钟源。只有早期的FPGA产品，输入的时钟频率比较低。因此，采用50MHz的有源晶振作为FPGA的时钟源是没有问题的。

如果要实物的话可以135，1025，3227找我的。这个是硅晶振的封装的，所以要薄一点，金属的要厚个两倍左右。宽和长每个厂家做出来都有一定的误差的，所以基本上差不多就成了。

6，我想问一下我的FPGA开发板晶振是50m外部时钟我想用50m作

1、直接连起来。2、FPGA输出3.3V高电平（TTL电平），单片机输出5V高电平。我试过单片机向FPGA发送数据是可以的，可以承受5V电平，但是没试过FPGA向单片机发送数据。你可以试一试。3、FPGA弱上拉设置是将输出电平拉高。可以用高于10K的电阻作为上拉电阻。4、不是。COMS型器件的高电平是将近5V，所以和COMS器件相连就需要弱上拉。

你好！直接把时钟接到FPGA的专用CLK引脚上如果你的FPGA能承受5V电平输入，而51也能接收3.3V电平的话，可以直接连，也可以选用3.3v的51弱上拉跟电平匹配没关系打字不易，采纳哦！