fpga一个除法运算耗时多少，verilog中的除法运算比如ab要耗费多长时间谢谢

来源：整理时间：2023-08-20 08:05:14 编辑：亚灵电子网手机版

1，verilog中的除法运算比如ab要耗费多长时间谢谢

下面回答太笼统了，一个时钟周期是多少？我要是400M的频率，双精度的浮点除法，能行吗？FPGA里面不适合进行除法运算，最好还是通过优化，转化为乘法实现。

verilog中的除法运算比如ab要耗费多长时间谢谢

2，verilog中的除法运算比如ab要耗费多长时间谢谢

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3，fpga 中十进制的除法的分母可以是输入信号吗我用了可是说内部

任意数除法通常不能直接综合，而是调用IP处理。可能是你的FPGA资源占用率太高，不够再放个除法器了。可以把其他功能模块优化一下，或者换用更大的FPGA

搜一下：fpga 中十进制的除法的分母可以是输入信号吗？我用了，可是说内部逻辑单元不够，那应该怎么弄呢？

fpga 中十进制的除法的分母可以是输入信号吗我用了可是说内部

4，用FPGA进行加减运算需要多少时钟周期

FPGA从SDRAM里面取出一个数需要一个时钟周期多，因为需要先刷新，然后才能读数据，在读数据过程中，可以是一个时钟周期，所以总的时间就多一点了。FPGA做加减法之类的运算时间要耗费多少时钟周期？最快1个时钟周期就可以了，看你怎么实现。如果还有问题，可以发邮件给我：keyboard660@163.com

5，fpga完成32位加法运算需要多长时间

你的时钟速度有多快，FPGA的运算速度就有多快，但是前提是你的FPGA可以跑到这么快，一般的FPGA跑400M速度没问题，如果是400M的速度，那么32的加法只需要2.5ns就可以出结果，即时钟的一个周期。

你好！根据你的时钟来看，可以在第二个时钟的上升沿出来和仅代表个人观点，不喜勿喷，谢谢。

6，关于fpga的除法

VHDL定义了运算符“/”，但参与运算的操作数只能是VHDL的数值型标量类型：整型、实型和物理量3种类型。而通常我们用于描述对象的类型是std_logic以及由它构成的数组std_logic_vector，可是在IEEE设计库的程序包std_logic_arith、std_logic_signed和std_logic_unsigned中，没有声明这种类型的“/”运算符。所以，需要自己编写除法器，或者调用厂家提供的除法器IP核。

7，关于fpga的除法

"/"是可以综合的，但是占用的是FPGA内部的DSP运算模块。也可以用除法器IP核，占用的是LUT资源。也可以自己写除法器，占用的也是LUT资源，但是延时，模块最高运行频率和占用资源没有使用ip核的好。比如你想除2，那么我只需要将数右移一位，移位比写“/”要省资源的多。

你好！VHDL定义了运算符“/”，但参与运算的操作数只能是VHDL的数值型标量类型：整型、实型和物理量3种类型。而通常我们用于描述对象的类型是std_logic以及由它构成的数组std_logic_vector，可是在IEEE设计库的程序包std_logic_arith、std_logic_signed和std_logic_unsigned中，没有声明这种类型的“/”运算符。所以，需要自己编写除法器，或者调用厂家提供的除法器IP核。仅代表个人观点，不喜勿喷，谢谢。

一般这种情况下会调用quartus里面的除法器IP核

8，fpga 如何进行浮点运算

将浮点数乘以2的n次方，换成整数计算，最后在缩小。只能做到近似。

通俗的说：浮点运算，就是对浮点数的计算，也就是对小数的运算。计算机用二进制表示信息，浮点运算能力能够表明cpu的性能，浮点运算能力越强，对要求高精度的运算、3D表达能力更强。　　显而易见，就是对小数的计算。　　　比如：我们在linux中常使用"expr"这个命令来对整数进行计算　　格式：expr [参数] [计算符号] [符号]　　eg: $sum=`expr 3 + 5`　　echo "$sum"

有许多问题是整数运算不能解决的，或者说用整数模拟浮点运算的步骤更多、消耗的时间片更多，所以用浮点运算更快、效率更高。比如：做fir滤波，我们在matlab上得到的滤波参数一般是浮点的，如果这个参数拿来使用，fpga支持浮点运算就很简单的可以实现了，否则还需要转换成整数(涉及数据位宽、移位、小数点对齐等等一系列问题)来运算带来不必要的麻烦。比如dsp分成浮点的和定点的，浮点dsp就可以直接进行浮点运算，而定点dsp需要引入浮点运算库实现用整型计算得到浮点运算的效果。浮点dsp一个时钟周期完成的浮点运算，定点dsp要花费几倍甚至十几倍的时间来计算，精度还要受影响。

9，verilog中除法运算在modelsim仿真中只要一个时钟周期就能完成实际

比较怀疑，这种写法能综合。乘法，和除法，如果不使用厂家提供的ipcore的话，要自己搭建。我的经历，要自己搭建，一般需要多个时钟周期，需要的周期数，依赖于参与运算的数据位宽。

首先，我不认为这样的代码可以综合出电路，因为FPGA CPLD都是没有除法器的，但是个别芯片具有乘法器，所以我建议您在这种情况下，先看你的待用芯片具不具有乘法器，有多少乘法器资源可以使用；modelsim仿真的是verilog的写法和要实现的逻辑功能，所以符合verilog语法功能的乘法除法都可以被仿真出来，具体几个周期出来由您的写法决定，上述代码确实是一个周期实现的，因为它的触发条件就是clk的上升沿，在第二个上升沿来之后 e已经被赋值了，刚好一个clk周期；上述周期决定于您的clk频率是多少，仿真时需要给定仿真时间精度和每个timescale参数便于查看仿真时序；在实际电路中，情况就复杂的多了，比如，你要实现1个clk实现10万次的乘法运算并且累加一次同时移位一次；这样的话我可以告诉你肯定没有哪个芯片有这么多资源让你“一次”完成这么多功能；但是可以把CLK变快10万倍，这样同样的时间里，因为执行速度快，所以分10万次完成上述功能是没有问题的；这是“面积与速度“的原则，不知道你看懂了么

关注这个问题

10，问一下CPU运算速度和FPGA等数字电路方面知识麻烦懂架构的人解

1.每秒十万亿次，这个概念本身就比较含糊，如果CPU厂商负责的话，一般会标明每秒十万亿次指令（MIPS--兆指令每秒），还是十万亿次浮点运算（MFLOPS--兆浮点操作每秒）。2.每个时钟周期最多应该就是执行一条指令，就算是多核也就是乘以核的数量。3.一般的CMOS与非门ASIC的延时在ns级。一般来说，FPGA内部实现的与非时间会小一些，小于1ns。不同的FPGA这个数值不一样。4.通过片内PLL实现的，属于模拟电路。5.FPGA实现倍频也必须使用其内部集成的PLL（Xilinx也可以用DLL实现），普通的逻辑资源是搞不定的。6.这个问题楼主犯了一个概念性错误。与门属于组合逻辑，没有时钟频率这一说。频率是针对时序逻辑而言的。

1.貌似是按指令数计算的这个应该可以百度到2.流水线技术就是在同一个时钟周期同时抓取指令、译码、执行指令等貌似intel的cpu是11级流水线还是多少级忘了... arm7好像是3级.3.这个偶不懂...4.倍频用PLL（PhaseLockedLoop）锁相环，属模拟电路应该这个百度百科应该有可以查查5.FPGA应该只能实现数字电路，高级的FPGA里面好像会有PLL，使用VHDL可以操作PLL，但是PLL不是用与非门实现的，而是专门做好的模块嵌入FPGA内部的，PLL应该不占总资源数。