74ls161中Qcc是CP的多少分频，74161的十分频状态转换图

1，74161的十分频状态转换图

74ls161 是同步置数,异步清零.

建议你可以百度一下，这种题网上很多的

74161的十分频状态转换图

2，2片74LS161最大可以实现多少分频

用74LS161将市电信号10分频,从进位输出就可得5HZ脉冲了.见图:

把它改为15进制计数器就是15分频啊。

2片74LS161最大可以实现多少分频

3，加法计数器74LS161

由cp接受时钟信号，累加到1100（12个）时，当Q端为1100时经过与非门的给C端有效信号，这时候芯片激活输出端输出一个进位信号。所以是12进制的

加法计数器74LS161

4，74LS161有分频作用吗如果给74LS161接一个时钟Q0的输出是否

74LS161可以当做分频器，如果给74LS161接一个时钟，Q0的输出是2分频。三个74LS161级联，构成分频器，从不同的Q0，Q1，Q2，Q3输出，构成不同的分频。

应该不是吧。

5，74HC193十六进制加法计数的各输出端对CP信号分别有无分频关系

74HC193二进制加法计数的输出端QA，QB，QC，QD，，对CP信号分别有分频关系。正常计数后，输出QA为2分频，QB为4分频，QC为8分频，QD为16分频。

搜一下：74HC193十六进制加法计数的各输出端，对CP信号分别有无分频关系？若有，分别为几分频？

6，数字电子技术74161的题目有关分频比的

这个很简单，只要接成计数器，然后有四个输出，第一个输出的是2分频，第二个输出时四分频往后推，然后再接以个数据选择器，选择你要的分频数

这个还需要设计?意思不就是要做个二分频器么,cp每来两个周期,也就是两个上升沿,q输出一个上升沿么.161本身就是四位二进计数器,直接用其输出端的最低一位,也就是qa输出,就完成了你的要求.

填空n个变量的全部最小项共有＿个，任意两个最小项的乘积＝＿，全体最小项之和＝＿2，除去高，低电平两种输出状态外，三态门的第三输出称为＿状态。3，触发器有两个稳态，要设计一个五进制计数器需＿个触发器，其中有＿个有效状态，＿个无效状态。单稳态触发器有两种状态，一是＿，另一种是＿

7，关于74LS161的二分频电路

去下载个74LS161的datasheet，里面有时序图。二分频输出端从QA取输入端：ENP、ENT、nLOAD接高电平， TTL逻辑输入悬空就默认高电平。A、B、C、D置数输入接高电平（悬空默认为高电平）nCLR是异步清零，计数开始前要置低一次，然后置高才能正确计数。如果只用二分频，直接接到高电平不复位应该也行。CLK是时钟输入，在CLK的每个上升沿才发生计数行为要计数的信号是10V输入的话，可以串个1KΩ电阻再串个3.6V的稳压二极管（齐纳二极管）再接地，然后74LS161的CLK接在二极管与电阻连接的那个点上。二分频最简单的方法是使用D触发器，D触发器的“Q非”输出端接在D输入端，二分频输出从“Q”端取。

上面依次是6.10.30分频的电路的。仿真结果无误