ddr地址线走多少等长，DDR3走线规则请教

1，DDR3走线规则请教

不知道你的拓扑结构，不好下结论。clk线的长度会影响你地址与DQS线的长度。DQS与数据要有关系。这要是一个综合折中的考虑。

DDR3走线规则请教

2，DDR3走线规则线长匹配问题请教

第一个问题能回答.扇出线肯定算的第二个问题：个人觉得能画等长最好了，我画ddr2和单根的等长线，组内差基本是3mil以内哟，差分对的话，1mil-2mil。反正就是多拖几下，成功概率高了嘛~地址线相差1200mil，这个要看datasheet了吧。一般ddr少地址线直接全部整等长，多的话，是可以再细分小组的，小组内必须登长，组之间的话，看datasheet吧。第三个问题：无所谓，怎么好调整就怎么调整顺便说一下，8个ddr3，8层板，哥，你要逆天啊~牛~我们给汉普画的纯数字板，8个ddr2是10层-12层

DDR3走线规则线长匹配问题请教

3，DDR3 地址组VTT上拉等长的问题

你说的1040mil应该是总长，重要的是从处理器焊盘到内存焊盘的距离，应该拿后者跟其它信号比。我也没有做过上拉，刚才查了我正在用的一个处理器的文档，说是在内存之后上拉，即不要在处理器与内存之间上拉。去内存的分叉应该越短越好。楼主可以查看处理器文档的内存控制器部分。

1040是VTT上拉后的长度，没上拉时所有的线都是871mil，我的所有的线都是先等长到871mil后再拉的VTT走线，走完上拉后地址组变长了，成了1040mil.

DDR3 地址组VTT上拉等长的问题

4，在DDR的PCB布线中提到数据线可以分组等长各组之间可以不等长那怎样

一位同事讲：但是有一个比较值，就是CLK的长度要大于address，address要大于data（may be wrong）。同组间相等。组间的差别不能大于10mm。有网友表示，DDR数据线用DQS来锁存，因此要保持等长。地址、控制线用时钟来锁存，因此需要和时钟保持一定的等长关系，一般等长就没有什么问题。阻抗方面，一般来说DDR需要60欧姆，DDR2需要50欧姆，走线不要打过孔，避免阻抗不连续。串扰方面，只要拉开线距，一层信号一层地，就不会出问题。也有网友表示他们模拟DDR2的结果：时钟对线长误差小于0.5mm；最大长度小于57mm；时钟线与相对地址线的长度差小于10mm。李宝龙表示，无论是PCB上使用芯片还是采用DIMM条，DDR和DDRx(包括DDR2，DDR4等)相对与传统的同步SDRAM的读写，主要困难有三点：第一，时序。由于DDR采用双沿触发，和一般的时钟单沿触发的同步电路相比，在时序计算上有很大不同。DDR之所以能实现双边沿触发，其实是在芯片内部做了时钟的倍频，对外看起来，数据地址速率和时钟一样。为了保证能够被判决一组信号较小的相差skew，DDR对数据DQ信号使用分组同步触发DQS信号，所以 DDR上要求时序同步的是DQ和DQS之间，而不是一般数据和时钟之间。另外，一般信号在测试最大和最小飞行时间Tflight时，使用的是信号沿通过测试电平Vmeas与低判决门限Vinl和和高门限Vinh之间来计算，为保证足够的setup time和hold time，控制飞行时间，对信号本身沿速度不作考虑。而DDR由于电平低，只取一个中间电平Vref做测试电平，在计算setup time和hold time时，还要考量信号变化沿速率slew rate，在计算setup time和hold time时要加上额外的slew rate的补偿。这个补偿值，在DDR专门的规范或者芯片资料中都有介绍。第二，匹配。DRR采用SSTL电平，这个特殊buffer要求外接电路提供上拉，值为30～50ohm，电平VTT为高电平一半。这个上拉会提供buffer工作的直流电流，所以电流很大。此外，为了抑制反射，还需要传输线阻抗匹配，串连电阻匹配。这样的结果就是，在DDR的数据信号上，两端各有10～22ohm的串连电阻，靠近DDR端一个上拉；地址信号上，发射端一个串连电阻，靠近DDR端一个上拉。第三，电源完整性。DDR由于电平摆幅小(如SSTL2为2.5V，SSTL1为1.8V)，对参考电压稳定度要求很高，特别是Vref和VTT，提供DDR时钟的芯片内部也常常使用模拟锁相环，对参考电源要求很高；由于VTT提供大电流，要求电源阻抗足够低，电源引线电感足够小；此外，DDR同步工作的信号多，速度快，同步开关噪声比较严重，合理的电源分配和良好的去耦电路十分必要。1.CLK等长长度为X，最长的和最短的相差不超过25mils2.DQS长度为Y，和CLK比对，Y要在[X-1000,X+1000mils]这个区间3.DM、DATA长度为Z，和各组的DQS比对，Z要在[Y-25,Y+25mils]区间里面4.A/C信号（control & command信号）长度为K，和CLK比对，K要在[X-1500,X+2000mils]范围内5.阻抗控制：DQ DQS DM CONTROL COMMAND CLK阻抗为55ohm±15%即（47--63ohm）1.走线分组 ARM系统中内存一般为32位或者16位，通常使用一片或者两片内存芯片组成。可以将数据线分成一组，两组或者4组。一组的分法：DATA0-31,DQS0-3,DQM0-3作为一组; 两组的分法：DATA0-15,DQS0-1,DQM0-1为一组，DATA16-31,DQS2-3,DQM2-3为一组; 四组的分法：DATA0-7,DQS0,DQM0为一组，DATA8-15,DQS1,DQM1为一组，DATA16-23,DQS2,DQM2为一组，DATA23-32,DQS3,DQM3为一组。具体分几组，可以根据芯片数量和走线密度来确定。布线的时候，同一组的信号线必需要走在同一层。剩下是时钟信号，地址信号和其它的控制信号，这些信号线为一组。这组信号线尽量在同一层布线2.等长匹配 a. DDR的DATA0-31,DQS0-3,DQM0-3全部等长匹配，不管分为一组还是两组或四组。误差控制在25mil。可以比地址线长，但不要短。 b. 时钟信号，地址信号和其它的控制信号全部等长匹配，误差控制在50mil。另外如果是DDR时钟，要按照差分线要求来走线，两条时钟线的长度要控制在2.5mil的误差内，并且尽量减小非耦合的长度。时钟线可以比地址和其它信号线长20-50mil。3.间距间距的控制要考虑阻抗要求和走线的密度。通常采用的间距原则是1W或者3W。如果有足够的空间来走线，可以将数据线按3W的间距来走，可以减小很多串扰。如果实在不行至少要保证1W的间距。除此之外，数据线与其它信号线的间距至少要有3W的间距，如果能更大则更好。时钟与其它的信号线的间距至少也要保持 3W，并尽可能的大。绕线的间距也可以采用1W和3W原则，应优先用3W原则。

5，疑难求助 4层板的DDR3地址线等长问题

等长误差没问题。

2层就走出来了，太厉害了，成本控制成本太严格了吧。

2层出来？很好奇，你的VTT上拉电阻，还有耦合电容怎么处理？

是的，两片DDR3之间用的T型拓扑，T点距两片DDR等长，但每个地址线之间未做等长，通过主芯片和T点之间进行等长控制。由于空间比较紧凑，只能做到200mil，不知有没有问题？

请问你用的T型拓扑？

非常感谢您的回复，谢谢

6，ddr3布线规则

第一步，确定拓补结构（仅在多片DDR芯片时有用）首先要确定DDR的拓补结构，一句话，DDR1/2采用星形结构，DDR3采用菊花链结构。拓补结构只影响地址线的走线方式，不影响数据线。以下是示意图。星形拓补就是地址线走到两片DDR中间再向两片DDR分别走线，菊花链就是用地址线把两片DDR“串起来”，就像羊肉串，每个DDR都是羊肉串上的一块肉，哈哈，开个玩笑。第二步，元器件摆放确定了DDR的拓补结构，就可以进行元器件的摆放，有以下几个原则需要遵守：原则一，考虑拓补结构，仔细查看CPU地址线的位置，使得地址线有利于相应的拓补结构原则二，地址线上的匹配电阻靠近CPU原则三，数据线上的匹配电阻靠近DDR原则四，将DDR芯片摆放并旋转，使得DDR数据线尽量短，也就是，DDR芯片的数据引脚靠近CPU原则五，如果有VTT端接电阻，将其摆放在地址线可以走到的最远的位置。一般来说，DDR2不需要VTT端接电阻，只有少数CPU需要；DDR3都需要VTT端接电阻。原则六，DDR芯片的去耦电容放在靠近DDR芯片相应的引脚以下是DDR2的元器件摆放示意图（未包括去耦电容），可以很容易看出，地址线可以走到两颗芯片中间然后向两边分，很容易实现星形拓补，同时，数据线会很短。以下是带有VTT端接电阻的DDR2元器件摆放示意图，在这个例子中，没有串联匹配电阻，VTT端接电阻摆放在了地址线可以到达的最远距离。以下是DDR3元器件摆放示意图，请注意，这里使用的CPU支持双通道DDR3，所以看到有四片（参考设计是8片）DDR3，其实是每两个组成一个通道，地址线沿着图中绿色的走线传递，实现了菊花链拓补。地址线上的VTT端接电阻摆放在了地址线可以到达的最远的地方。同样地，数据线上的端接电阻也放置在了靠近DDR3芯片的位置，数据线到达CPU的距离很短。同时，可以看到，去耦电容放置在了很靠近DDR3相应电源引脚的地方。第三步，设置串联匹配电阻的仿真模型摆放完元器件，建议设置串联匹配电阻的仿真模型，这样对于后续的布线规则的设置是有好处的。点击Analyze?SI/EMI Sim?Model Assignment，如下图。然后会出来Model Assignment的界面，如下图然后点击需要设置模型的器件，通常就是串联匹配电阻，分配或创建合适的仿真的模型。分配好仿真模型之后的网络，使用Show Element命令，可以看到相关的XNET属性。第四步，设置线宽与线距1. DDR走线线宽与阻抗控制密切相关，经常可以看到很多同行做阻抗控制。对于纯数字电路，完全有条件针对高速线做单端阻抗控制；但对于混合电路，包含高速数字电路与射频电路，射频电路比数字电路要重要的多，必须对射频信号做50欧姆阻抗控制，同时射频走线不可能太细，否则会引起较大的损耗，所以在混合电路中，本人往往舍弃数字电路的阻抗控制。到目前为止，本人设计的混合电路产品中，最高规格的DDR是DDR2-800，未作阻抗控制，工作一切正常。2. DDR的供电走线，建议8mil以上，在Allegro可以针对一类线进行物理参数的同意设定，我本人喜欢建立PWR-10MIL的约束条件，并为所有电源网络分配这一约束条件。3. 线距部分主要考虑两方面，一是线-线间距，建议采用2W原则，即线间距是2倍线宽，3W很难满足；二是线-Shape间距，同样建议采用2W原则。对于线间距，也可以在Allegro中建立一种约束条件，为所有DDR走线（XNET）分配这样的约束条件。4. 还有一种可能需要的规则，就是区域规则。Allegro中默认的线宽线距都是5mil，在CPU引脚比较密集的时候，这样的规则是无法满足的，这就需要在CPU或DDR芯片周围设定允许小间距，小线宽的区域规则。第五步，走线走线就需要注意的内容比较多，这里只做少许说明。所有走线尽量短走线不能有锐角尽量少打过孔保证所有走线有完整的参考面，地平面或这电源平面都可以，对于交变信号，地与电源平面是等电位的尽量避免过孔将参考面打破，不过这在实际中很难做到走完地址线和数据后，务必将DDR芯片的电源脚，接地脚，去耦电容的电源脚，接地脚全部走完，否则在后面绕等长时会很麻烦的第六步，设置等长规则对于数据线，DDR1/2与DDR3的规则是一致的：每个BYTE与各自的DQS，DQM等长，即DQ0:7与DQS0，DQM。等长，DQ8:15与DQS1，DQM1等长，以此类推。地址线方面的等长，要特别注意，DDR1/2与DDR是很不一样的。对于DDR1/2，需要设定每条地址到达同一片DDR的距离保持等长。对于DDR3，地址线的等长往往需要过孔来配合，具体的规则均绑定在过孔上和VTT端接电阻上，如下图。可以看到，CPU的地址线到达过孔的距离等长，过孔到达VTT端接电阻的距离也等长。补充一点，很多时候，地址线的等长要求不严格，这一点我还没有尝试过。在本人设计的这些产品中，地址线，数据线都做了25mil的Relative Propagation Delay的等长规则设定。关于等长规则设定的细节在这里不再赘述。第七步，绕等长完成等长规则的设定后，最后一步也是工作量最大的一步：绕等长。在这一步，我认为只有一点规则需要注意：尽量采用3倍线宽，45度角绕等长。绕等长完成后，最好把DDR相关网络锁定，以免误动。

7，DDR3的地址线的上拉电阻需要做等长设置吗

不是有种功能叫做write leveling吗，多和软件沟通沟通。若为daisy chain，则最远的ddr和clk做下长度控制，不要超出clk长度300mil以上。若为T chain，全部都可以做不超过clk长度300mil以上的控制。至于等长，2T没你想得那么严格，1T你就以卡在100mil以下。

在这里不能用一个绝对的数值来表述，要看Leveling的能力，即算法问题，还有就是要看你设计的DDR3的信号速率，一般都是看leveling的调几分之几的CLK。所以这个才是决定你可以设计的skew是多大。

8，DDR3走线规则线长匹配问题请教

有关ＤＤＲ3布线等长问题．现在我手里也有一块板正在画ＤＤＲ3的等长问题，请您指教：DDR3　八片正反面各四片　布线采用了fly-by拓扑结构　现在我地址线长度最长与最短的相差有1500MIL　长的原因是ＤＲＡＭ引脚扇出的长度较长　请问扇出的长度也要算到地址线的总长度里面吗？地址线组中长度相差1500MIL有没有关系？我要做长度差缩小的话是在主线中做线长的调整，还是在负载线上做线长的调整？以下是我现画的长度　请各位看看是否有问题　有问题的话　该做如何调整，谢谢．以下是我板中各组线长度：数据线最短组：777mil 最长组1200mil地址线最短：4200mil 最长5700mil时钟线：4500milＰＣＢ　八层

9，DDR2的走线规则

时钟线包括　MEM_CLKOUT#0、MEM_CLKOUT0、MEM_CLKOUT#1、MEM_CLKOUT1，MEM_CLKOUT#2、MEM_CLKOUT2；　MEM_CLKOUT#3、MEM_CLKOUT3、MEM_CLKOUT#4、MEM_CLKOUT4、MEM_CLKOUT#5、MEM_CLKOUT5。　DDR2时钟线走线规则　分线对与对之间的间距为20mil min；　DDR时钟线对其他线的间距为20mil min；　北桥Breakout出来4mil，差分线对内间距6mil min，长度控制1000mil以内。再出来线宽6.5mil，差分线对内两根线的间距为5mils，蛇形线间距为20mils；　DDR2时钟线走线长度约束规则　差分线对内两根线±10mils；　每个DIMM三对差分线匹配在50mils内，即最大值减最小值不大于50mils；所有线长在2850mils和6500mils间　阻抗控制：　70Ω±10%(差分线)

10，DDR3走线规则请教

关DDR3布线等问题.现我手块板画DDR3等问题请您指教:DDR3 八片反面各四片布线采用fly-by拓扑结构现我址线度与短相差1500MIL 原DRAM引脚扇度较请问扇度要算址线总度面址线组度相差1500MIL没关系我要做度差缩主线做线调整负载线做线调整我现画度请各位看看否问题问题该做何调整谢谢.我板各组线度:数据线短组:777mil 组1200mil址线短:4200mil 5700mil钟线:4500milPCB 八层