fpga里lvds电平是多少，你好FPGA中同一bank中可以采用不同的电平标准吗比如都是

来源：整理时间：2023-08-21 11:40:35 编辑：亚灵电子网手机版

1，你好FPGA中同一bank中可以采用不同的电平标准吗比如都是

不太好，一般一个bank的电平最好相同

应该不能吧。

你好FPGA中同一bank中可以采用不同的电平标准吗比如都是

2，lvds 电平是几v的

可以是5V，3.3V，2.5V

lvds 电平是几v的

3，想咨询下fpga接口的电平问题

TTL电平信号加一个130偶上拉电阻和一个80偶下拉电阻，实现电平匹配。

遇到fpga的lvttl接口，可是过来的是ttl信号，我想问一下，您的200ohm，是在哪里查到的，我的是EP1c6的fpga，datasheet里面没有介绍ttl进lvttl的串联电阻问题，能告诉下您的电阻值从哪里查到的吗

想咨询下fpga接口的电平问题

4，好多FPGA只支持25V的LVDS 但是好多高速的AD DA芯片的LVDS输出是18V

LVDS是标准的信号，你所说的应该只能叫差分信号。对于差分信号关键是看swing，如果swing满足，至于Vcm你可以使用AC耦合的方案来做。

5，fpga输出电平

FPGA的端口输出电平大都为0~3.3V的，升压复杂降压容易，在需要输出0~1.8V的输出端口上，设计上两个分压电阻就行了：220Ω+270Ω=490Ω，3.3V*270/490≈1.82V。

fpga的io输出电平是可变的，通常3.3v是上限，在分配pin assignment的时候有关于io电压标准的配置选项。种类繁多，不同系列支持的种类也不同，具体请翻器件手册或者开发工具的pin约束软件。

6，LVDS电平问题

　　LVDS的典型工作原理如右下图所示。最基本的LVDS器件就是LVDS驱动器和接收器。LVDS的驱动器由驱动差分线对的电流源组成，电流通常为3.5 mA。LVDS接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100 Ω的匹配电阻，并在接收器的输入端产生大约350 mV的电压。当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑“1”和逻辑“0”状态。 LVDS技术在两个标准中被定义：ANSI/TIA/EIA644 （1995年11月通过）和IEEE P1596.3 （1996年3月通过）。这两个标准中都着重定义了LVDS的电特性，包括：　　① 低摆幅（约为350 mV）。低电流驱动模式意味着可实现高速传输。ANSI/TIA/EIA644建议了655 Mb/s的最大速率和1.923 Gb/s的无失真通道上的理论极限速率。　　② 低压摆幅。恒流源电流驱动，把输出电流限制到约为3.5 mA左右，使跳变期间的尖峰干扰最小，因而产生的功耗非常小。这允许集成电路密度的进一步提高，即提高了PCB板的效能，减少了成本。　　③ 具有相对较慢的边缘速率（dV/dt约为0.300 V/0.3 ns,即为1 V/ns），同时采用差分传输形式，使其信号噪声和EMI都大为减少，同时也具有较强的抗干扰能力。　　所以，LVDS具有高速、超低功耗、低噪声和低成本的优良特性。

7，fpga输出高电平准确为几V

查手册V(OH)。在负载合理范围内，视供电电压不同而不同，视端口类型不同而不同。一般3.3V供电，最常见的通用IO口（CMOS工艺），手册写端口输出高电平最低为1.9V，实际一般测量大多是2V多一点。还有些特殊端口是VCC-0.4V。

5v再看看别人怎么说的。

FPGA的IO输出电平是可变的，通常3.3v是上限，在分配Pin assignment的时候有关于IO电压标准的配置选项。种类繁多，不同系列支持的种类也不同，具体请翻器件手册或者开发工具的pin约束软件。

3.3V.不过基本上都用低电平有效（驱动能力强）。

8，fpga 的约束lvttl是多少伏

3.3V LVCMOS：Vcc：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。3.3V LVTTL： Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。

ttl输出高电平>2.4v，输出低电平<0.4v。在室温下，一般输出高电平是3.5v，输出低电平是0.2v。最小输入高电平和低电平：输入高电平>=2.0v，输入低电平<=0.8v，噪声容限是0.4v。ttl使用注意：ttl电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻； ttl电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下电阻下拉。ttl输出不能驱动cmos输入。 ecl、pecl、lvpecl使用注意：不同电平不能直接驱动。中间可用交流耦合、电阻网络或专用芯片进行转换。以上三种均为射随输出结构，必须有电阻拉到一个直流偏置电压。(如多用于时钟的lvpecl：直流匹配时用130欧上拉，同时用82欧下拉；交流匹配时用82欧上拉，同时用130欧下拉。但两种方式工作后直流电平都在1.95v左右。)