在file \\ \\ create/updata \\ \\ create hdldesignfile for current file中,如果要将电路的VHDL描述转换为电路图,必须首先对其进行编译和合成。只有正确且可以合成的VHDL描述才能转换为电路图,原理图是设计数字电路最基本的方法,保存编译后,选择工具netlistviewer。
原理图是数字电路设计的基础,它反映了数字电路的基本工作原理,可以直接反映系统内部组成的细节,并反映各部分之间的关系和系统组成。假设你把它命名为A,那么你只需要把这条总线命名为A【。】,右键单击每个模块的文件以创建模型文件,然后创建新的电路图文件。也是数字电路设计人员必须熟练掌握的一项基本技能。否则,系统会在生成的文件中添加许多信号名称。
实验条件(计算机。采用QUARTUSII软件原理图和硬件描述语言混合输入法和分层设计,设计了十进制数计数、解码和显示电路,如图所示,双击原理图输入界面,然后在符号对话框中选择左侧。只需选择VerilogHDL选项,这非常简单,打开要转换的文件。请注意,最好为每个节点添加一个标签。