网口的差分阻抗是多少合适，差分信号线一般阻抗控制在多少

来源：整理时间：2024-02-14 13:44:32 编辑：亚灵电子网手机版

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1，差分信号线一般阻抗控制在多少
2，差分对为什么需要阻抗匹配
3，485的AB在PCB布线的时候差分阻抗应该设置成多少哪位大侠能
4，差分阻抗为什么要10
5，阻抗怎么算啊
6，请问单端阻抗50欧差分阻抗100欧DDR2的PCB叠层阻抗采用
7，DDR400 Layout准则

1，差分信号线一般阻抗控制在多少

100Ω±10%

差分信号线一般阻抗控制在多少

2，差分对为什么需要阻抗匹配

usb的差分做到90 ohm吧，不是900吧

阻抗匹配才能达到无反射及输出功率最大化

差分对为什么需要阻抗匹配

3，485的AB在PCB布线的时候差分阻抗应该设置成多少哪位大侠能

COM RS485没有阻抗要求的，控制的是单端阻抗，不需要控制差分阻抗来的，因为他们不是差分信号线。只是走线的时候走在一起、平行等长就可以了。我们公司的主板PCB都是这么做的。

我是来看评论的

485的AB在PCB布线的时候差分阻抗应该设置成多少哪位大侠能

4，差分阻抗为什么要10

+/-10%是对PCB厂商制程控制要求的公差，通常+/-10%一般的厂商都可以做到，如果你要求严格点，也可以要求+/-7%，高端的厂商也可以做到，再严格点，+/-5%，一流厂商可以做到，但价格会贵些，因为技术和良率的原因。总之，对差分信号而言，阻抗值越靠近理论值越好，而不是一定要+/-10%。

5，阻抗怎么算啊

你好,推荐在计算差分阻抗的时候和上面计算类似,除所需要的通过走线阻抗要求来计算出线宽的目标除线宽还有线距,在此不列出选用的图是在计算差分阻抗注意的是: 1,在满足DDR2 clock 85Ohm~1394 110Ohm差分阻抗的同时又满足其单端阻抗, 因此这里有PDF格式的详细介绍 http://www.baidu.com/baidu?wd=%D7%E8%BF%B9%BC%C6%CB%E3&q=3

阻抗 Z=R+JX

6，请问单端阻抗50欧差分阻抗100欧DDR2的PCB叠层阻抗采用

DDR2 芯片手册上有，一般使用50欧，差分100欧，刚做了一款ARM板，DDR2阻抗控制为50欧

是否应该先考虑差分阻抗再考虑单端阻抗，使用100欧，用polar SI9000计算叠层呢？这样对不对，请指教。

差分阻抗：Zdiff = 2*Z0(1-.48*e-.96*S/H) 微带线Z0是特征阻抗也就是差分线的单端阻抗，根据Z0确定了PCB叠层结构，走线跟参考平面的高度H就定下来了，然后再根据Zdiff，Z0，H就可以得出线间距S。

7，DDR400 Layout准则

1．时钟信号（1）差分布线，差分阻抗100欧姆，差分线误差±5mil。（2）与其它信号的间距要大于25mil，而且是指edge to edge的间距（3） CLK等长，误差±10mil。2．数据信号：（1）数据信号分为八组，每组单独分开走线，第一组为DDR_DQ[0：7]、DDR_DQSP0、DDR_DQSN0、DDR_DQM0，以此类推，同组信号在同一层走线。（2） DQ和DQM为点对点布线，（3） DQS为差分布线。差分线误差±5mil，差分阻抗100欧姆。（4）组内间距要大于12mil，而且是指edge to edge的间距，同组内DQ与DQM以DQS为基准等长，误差±5mil。（5） DQS与DDR2_CLKP等长，误差±5mil。（6）不同组信号间距：大于20mil（edge to edge的间距）（7） DDR_CKN/P之间的并联100欧姆电阻，需要放置在信号一分二的分叉地方（8）尽可能减少过孔（9）叠层设计的时候，最好将每一层阻抗线宽，控制在差不多宽度（10）信号走线长度，不超过2500mil3．控制信号和地址信号：(1) 组内间距要大于12mil，而且是指edge to edge的间距(2) 所有控制线须等长，误差±10mil。(3 不同组信号间距：大于20mil（edge to edge的间距）4．其它信号DDR_VREF走线宽度20mil以上。