ddr等长线做多少欧姆阻抗，ddr3做嵌入式设计在信号线控制线上是否可以不串联2030欧的匹

来源：整理时间：2023-09-11 08:55:22 编辑：亚灵电子网手机版

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1，ddr3做嵌入式设计在信号线控制线上是否可以不串联2030欧的匹
2，DDR3 PCB那些线需要做阻抗匹配多少欧姆是差分还是单线
3，50欧姆的阻抗线误差过大
4，4层板ddr3走线阻抗控制在60能用嘛
5，PCB设计中DDR2阻抗匹配问题
6，大家是怎么进行DDR3的PCB布线
7，阻抗怎么算啊
8，ddr2的layout规范怎样

1，ddr3做嵌入式设计在信号线控制线上是否可以不串联2030欧的匹

是的，我就没采用过那种方法，直接在走线上设计阻抗，通过叠层、走线宽度和铜箔厚度来共同达到阻抗，一般控制50OHM左右，地址线和数据线等长设计。注意时序。

应该不是吧。

ddr3做嵌入式设计在信号线控制线上是否可以不串联2030欧的匹

2，DDR3 PCB那些线需要做阻抗匹配多少欧姆是差分还是单线

1、需要做阻抗匹配的线：数据/地址线；2、具体需要多少欧姆的电阻，要看布线和时序要求；3、不需要走差分线，只需要做等长处理。

DDR3 PCB那些线需要做阻抗匹配多少欧姆是差分还是单线

3，50欧姆的阻抗线误差过大

是对特定频率而言，传输与导线的介质层有关，即线芯和屏蔽层间的材料。50欧姆是交流复阻抗，不是平常的导体电阻。

可通过调整介质厚度或阻抗线宽来达到50欧姆的阻抗要求的.再看看别人怎么说的。

50欧姆的阻抗线误差过大

4，4层板ddr3走线阻抗控制在60能用嘛

能用。DDR的数据线保证特征阻抗为50-60欧姆，差分信号线为100-120欧姆。如果不加串联电阻，也可以正常跑起来。但是，为了可靠性来讲，并不建议这样做。

5，PCB设计中DDR2阻抗匹配问题

一般 22 或者33R 的电阻即可。

亲，阻抗跟串电阻没关系好么？跟板厚，线宽，线距有关系好么？走多大线宽和线距达到该阻抗可以通过软件算出来好么？=======CAS#,RAS#,CS#,WE#,CKE#,BA0-BA2要和地址信号A0-A12一起做等长，同样，要绕等长的还有数据信号D0-D12再看看别人怎么说的。

6，大家是怎么进行DDR3的PCB布线

观看此视频后，您将获得最重要的信息，这将帮助您模拟自己的PCB布局。我们将使用Cadence Sigrity，SystemSI，SPEED2000和Allegro。 00:00 / 01:28:0370% 快捷键说明空格: 播放 / 暂停Esc: 退出全屏 ↑: 音量提高10% ↓: 音量降低10% →: 单次快进5秒 ←: 单次快退5秒按住此处可拖拽不再出现可在播放器设置中重新打开小窗播放快捷键说明

7，阻抗怎么算啊

你好,推荐在计算差分阻抗的时候和上面计算类似,除所需要的通过走线阻抗要求来计算出线宽的目标除线宽还有线距,在此不列出选用的图是在计算差分阻抗注意的是: 1,在满足DDR2 clock 85Ohm~1394 110Ohm差分阻抗的同时又满足其单端阻抗, 因此这里有PDF格式的详细介绍 http://www.baidu.com/baidu?wd=%D7%E8%BF%B9%BC%C6%CB%E3&q=3

阻抗 Z=R+JX

8，ddr2的layout规范怎样

1.两个差分时钟信号走在一起，长度相差不超过40MIL2.每8位数据线（D0-D7,D8-D15,D16-D23,D24-D31）和相应的DQS,DQM信号走在一起，长度相差不超过80MIL，和时钟相差不超过400MIL3.其他的地址线和控制线尽量等长，和时钟相差不超过400MIL大体上是这样吧!

这个跟cpu也有点关系，一般按照标准来做问题不大。一下是一款芯片采用的，仅供参考 ddr2各线长和匹配关系总结：线长 dq/dm/dqs 5 inches add/cmd/con 5 inches mclk 4.5 inches 长度匹配 dqs/mclk正负对之间 ±40mil dqs+/-对与mclk之间 dqs 对与mckl之间±320mil（与所有的 (dqs0-3)）同一字节组之间同一字节组之间±160mil (dqs0, dq [7: 0], dm0) 所有add/cmd 与mclk之间 ±320mil add/cmd节点到两片ddr2之差 ±275mil 所有add/cmd节点到cpu之差 ±390mil mclk节点到两片ddr2之差 ±10mil 每种长度匹配要求仅限于ddr2的同一个通道之内。通道和通道间任何信号不需长度匹配。 4.3.2 阻抗/推荐层/线距/端接阻抗推荐层端接线距 dq/dm 50 欧微带完整的电源和地平面之上外部端接，靠近负载 bga区域4 mils 所有的dq/dm之间>10 mils. 与其他的信号和过孔之间>15 mils. add/cmd/con 50欧微带完整的电源和地平面之上外部端接，靠近驱动端组内>10 mils. 与其他的clk/dq 组> 15 mils mclk/dqs对 100欧+/-10% 微带完整的电源和地平面之上。在mclk换层的地方，在vcc和gnd之间放置滤波电容 mclk：靠近驱动端，在差分对间放置51 并行端接，dqs：靠近负载与其他任何信号和过孔间>20 mils. 4.3.3 其他 a) 过孔数量尽量少：dq/dm/dqs数量相等，不大于2个 add/cmd/con不大于4个 mclk对从cpu和sdram最大3对同字节组内的dqs/dq/dm布线在同一层。