dsp的系统时钟频率多少，DSP系统时钟频率与所选晶振频率有怎样的关系

来源：整理时间：2023-11-13 22:20:22 编辑：亚灵电子网手机版

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1，DSP系统时钟频率与所选晶振频率有怎样的关系
2，什么是dsp的主频
3，用浮点DSP实现基本运算需要多少个主频时钟周期
4，dsp的晶振频率翻倍影响
5，DSP的时钟频率应该怎么选择多少合适
6，dsp高通和低通频率调多少
7，DSP对异步存储器的读时钟ARE的频率是怎么控制的呢
8，系统主频与系统时钟频率什么关系
9，什么是dsp的主频
10，关于DSP的时钟频率的问题计算中断溢出频率

1，DSP系统时钟频率与所选晶振频率有怎样的关系

没有必然的联系，DSP的时钟是晶振的增数倍，需要用锁相环倍频。

DSP系统时钟频率与所选晶振频率有怎样的关系

2，什么是dsp的主频

屎嫌诙怨囊蟊冉峡量痰牡胤剑凫sp功耗较大。你不能假设他们主频相同然后比较优劣，因为两者的主频一般并不相同。arm的优点不在于主频，而在于片上外设比较丰富，接口多种多样，适合于各种嵌入式系统。dsp当然就是以速度高为优点，用途比较专。arm上可以方便的移植各种嵌入式操作系统，实时的和非实时的，而dsp的操作系统一般都用实时的，比如ti的dsp一般使用自带的bios。另外它们的流水线是不同的，arm的流水线在程序跳转时不用清空，而dsp的流水线在程序跳转时需要插入空指令以清空，所以arm在处理需要频繁跳转的程序时更有优势，而dsp更适合处理单任务的程序。以上是个人的理解，不一定全面。9

什么是dsp的主频

3，用浮点DSP实现基本运算需要多少个主频时钟周期

DSP内部都集成有硬件乘法器，浮点型DSP一个机器周期就可以实现乘加运算。

用浮点DSP实现基本运算需要多少个主频时钟周期

4，dsp的晶振频率翻倍影响

所谓PLL电路，就是锁相环电路(Phase-Locked Loop)。电路通过比较复杂的原理可以将低频信号进行倍频与分频处理。F28335的工作最高频率为150MHz，而一般在电路设计中，一般采用的晶振频率为30MHz。之所以不直接采用150MHz晶振，一方面是价格高昂，另一方面还要对电路做EMI处理。因此，为了让DSP能够工作在最高频率，需要对晶振信号频率进行5倍频处理。通常采用的方案是通过PLL电路先进行10倍频处理，再2分频处理。通常用PLL来产生倍频，倍频有2、4、6、8、10这几个等级，那么我们要让CPU运行在150MHz，通常选用的倍频是10，这样通过PLL出来的VCOCLK的频率为300MHz，但是不能让300MHz直接进入CPU，而是要对其再进行分频，PLLSTS.DIVSEL设置为2分频，这样CLKIN就是150MHz，即系统的时钟频率为150MHz。

5，DSP的时钟频率应该怎么选择多少合适

您指的是芯片的时钟频率吗？如果是的话，选择主要应该从您的实际需求出发，考虑到芯片成本来进行选择，在满足需求的前提下，成本肯定越低越好。

6，dsp高通和低通频率调多少

dsp高通和低通频率调30Hz~150Hz。150Hz~500Hz中低频使声音有一定力度，300Hz~500Hz中低频声压过分加强时，声音浑浊，过分衰减时，声音乏力;500Hz~5kHz中高频使声音有一定明亮度。过分加强时，声音生硬;过分衰减时，声音散、飘;5kHz~10kHz高频段使声音有一定层次、色彩;过分加强时，声音尖刺;过分衰减时，声音暗淡、发闷。有源滤波电路：有源滤波电路的负载不影响滤波特性，因此常用于信号处理要求高的场合。有源滤波电路一般由RC网络和集成运放组成，因而必须在合适的直流电源供电的情况下才能使用，同时还可以进行放大。但电路的组成和设计也较复杂。有源滤波电路不适用于高电压大电流的场合，只适用于信号处理。根据滤波器的特点可知，它的电压放大倍数的幅频特性可以准确地描述该电路属于低通、高通、带通还是带阻滤波器，因而如果能定性分析出通带和阻带在哪一个频段，就可以确定滤波器的类型。

7，DSP对异步存储器的读时钟ARE的频率是怎么控制的呢

昨天和师兄用示波器观察了下，通过改变建立时间、选通时间、保持时间，的确可以改变ARE的频率，读每个数据时 CLK，CE1，ARE 的变化都正常，ARE在CE1变低之后紧接着变为低电平。但两个连续的CE1低电平之间的时间为什么那么长？

8，系统主频与系统时钟频率什么关系

是的，外部晶振是整个DSP的时钟源，比如外部晶振频率为10M，经过PLL倍频后为300M，再经过分频得到系统时钟150M，片内外设的时钟都是对该系统时钟分频得到的。

回复 lvjingdjs 的帖子明白了~非常感谢O(∩_∩)O

9，什么是dsp的主频

主频就是dsp的CPU工作的时钟频率dsp2812的时钟频率是可以通过寄存器设定的，最高150Mhz频率的单位有：Hz（赫）、kHz（千赫）、MHz（兆赫）、GHz（吉赫）。其中1GHz=1000MHz，1MHz=1000kHz，1kHz=1000Hz。频率是周期的倒数计算脉冲信号周期的时间单位及相应的换算关系是：s（秒）、ms（毫秒）、μs（微秒）、ns（纳秒），其中：1s=1000ms，1 ms=1000μs，1μs=1000ns。

屎嫌诙怨囊蟊冉峡量痰牡胤剑鳧sp功耗较大。你不能假设他们主频相同然后比较优劣，因为两者的主频一般并不相同。arm的优点不在于主频，而在于片上外设比较丰富，接口多种多样，适合于各种嵌入式系统。dsp当然就是以速度高为优点，用途比较专。arm上可以方便的移植各种嵌入式操作系统，实时的和非实时的，而dsp的操作系统一般都用实时的，比如ti的dsp一般使用自带的bios。另外它们的流水线是不同的，arm的流水线在程序跳转时不用清空，而dsp的流水线在程序跳转时需要插入空指令以清空，所以arm在处理需要频繁跳转的程序时更有优势，而dsp更适合处理单任务的程序。以上是个人的理解，不一定全面。9

10，关于DSP的时钟频率的问题计算中断溢出频率

本发明公开了一种基于DSP数字频率计的测试频率方法，数字频率计开始工作，启动定时器1,2和捕获单元1；通过读取定时器1的比较匹配中断标志位查看是否发生了定时器T1的比较匹配事件，若是，则捕获单元T1同时捕获这个时刻定时器T2的值，并判断是否是第一次发生比较匹配，若是，则把定时器T2的溢出次数清零，在下一次发生比较匹配时通过捕获单元1再一次捕获定时器T2的值，以及定时器T2的溢出次数，计算两次比较匹配之间定时器T2的脉冲数，从而计算出频率、周期。本发明能够取得的积极效果是：原理简单、易于实现、实用、测试精度高的基于DSP芯片数字频率计测试频率方法。

系统时钟可以由内部高速时钟（hsi）、外部高速晶振（hse）、锁能环（pll）提供，锁能环可以由内部高速时钟（hsi）、外部高速晶振（hse）提供。一般情况是，将系统时钟设置为pll，然后pll由外部（内部）倍频供给系统时钟，如果外部是8mhz，那么设置倍频系数为9，主时钟频率将达到72mhz（芯片正常工作最大频率）。在你的问题中所提到的函数，“gpio”是指引脚，而且你的库函数也写错了，没有这一个，具体请参考st官方使用手册及库函数手册说明，祝你学习愉快！

dsp的系统时钟频率多少，DSP系统时钟频率与所选晶振频率有怎样的关系

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1，DSP系统时钟频率与所选晶振频率有怎样的关系

2，什么是dsp的主频

3，用浮点DSP实现基本运算需要多少个主频时钟周期

4，dsp的晶振频率翻倍影响

5，DSP的时钟频率应该怎么选择多少合适

6，dsp高通和低通频率调多少

7，DSP对异步存储器的读时钟ARE的频率是怎么控制的呢

8，系统主频与系统时钟频率什么关系

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10，关于DSP的时钟频率的问题计算中断溢出频率

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6，dsp高通和低通频率调多少

7，DSP对异步存储器的读时钟ARE的频率 是怎么控制的呢

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