ddr数据或地址线阻抗是多少，wifi ddr地址线与数据线最大误差多少

来源：整理时间：2023-04-18 13:06:25 编辑：亚灵电子网手机版

1，wifi ddr地址线与数据线最大误差多少

1、DDR的地址和控制信号线为一组,和DDR 的CLK的布线长度相差不超过400mil,信号线之间间隔10mil-15mil,宽度一般为5mil

我不会~~~但还是要微笑~~~：）

wifi ddr地址线与数据线最大误差多少

2，DDR3 PCB那些线需要做阻抗匹配多少欧姆是差分还是单线

1、需要做阻抗匹配的线：数据/地址线；2、具体需要多少欧姆的电阻，要看布线和时序要求；3、不需要走差分线，只需要做等长处理。

DDR3 PCB那些线需要做阻抗匹配多少欧姆是差分还是单线

3，小第开始从事设计PCB高速板请教大虾DDR走线阻抗等问题

专业解答：汗，你这种问题很值钱的，先不说10分，就是给钱别人不一定愿意回答。简单回答你吧：1：阻抗由驱动芯片决定，你不是主板设计，看你是一些嵌入式小板卡，这种一般要求也低，不需要这么严格。2：DDR布线等长即可，先布DDR，其他的后面再设计。

小第开始从事设计PCB高速板请教大虾DDR走线阻抗等问题

4，4层板ddr3走线阻抗控制在60能用嘛

能用。DDR的数据线保证特征阻抗为50-60欧姆，差分信号线为100-120欧姆。如果不加串联电阻，也可以正常跑起来。但是，为了可靠性来讲，并不建议这样做。

5，DDR 内存AD对地打阻阻值多大算正常已解决

谢谢，阻值一般算个大概吧。我原本以为这值个可以在以前的老帖子里翻到，结果找了好久都没找到

阻值多大不是考虑的重点，重点是各个AD线的阻值一致。如果有某个或某几个阻值偏差太大那就一定有问题

大概就是400-500欧左右吧，要看芯片的

6，小第开始从事设计PCB高速板请教大虾DDR走线阻抗等问题

7，DDR400 Layout准则

1．时钟信号（1）差分布线，差分阻抗100欧姆，差分线误差±5mil。（2）与其它信号的间距要大于25mil，而且是指edge to edge的间距（3） CLK等长，误差±10mil。2．数据信号：（1）数据信号分为八组，每组单独分开走线，第一组为DDR_DQ[0：7]、DDR_DQSP0、DDR_DQSN0、DDR_DQM0，以此类推，同组信号在同一层走线。（2） DQ和DQM为点对点布线，（3） DQS为差分布线。差分线误差±5mil，差分阻抗100欧姆。（4）组内间距要大于12mil，而且是指edge to edge的间距，同组内DQ与DQM以DQS为基准等长，误差±5mil。（5） DQS与DDR2_CLKP等长，误差±5mil。（6）不同组信号间距：大于20mil（edge to edge的间距）（7） DDR_CKN/P之间的并联100欧姆电阻，需要放置在信号一分二的分叉地方（8）尽可能减少过孔（9）叠层设计的时候，最好将每一层阻抗线宽，控制在差不多宽度（10）信号走线长度，不超过2500mil3．控制信号和地址信号：(1) 组内间距要大于12mil，而且是指edge to edge的间距(2) 所有控制线须等长，误差±10mil。(3 不同组信号间距：大于20mil（edge to edge的间距）4．其它信号DDR_VREF走线宽度20mil以上。

设计之前需要查看该ddr芯片的手册，清楚哪些信号需要等长或者阻抗设计。然后通过polar等仿真软件计算阻抗线宽和间距，一般是控制90ohm阻抗。

8，DDR SDRAM接口PCB布线约束条件

你用的什么工具？DDR的频率是多少？不告诉这些别人没法帮你啊下面是一篇论文的布线部分，如果你没有信号完整性的知识和对传输线的认识，恐怕你很难看懂，如果你看不懂，那么请按这样一个通用的基本法则做：DDR和主控芯片尽量靠近，高速约束中设置所有信号、时钟线等长(最多允许50mils的冗余)，所有信号、时钟线长度不超过1000mils，尽量0过孔，元件层下面一定要有一个接地良好的地层，所有走线不能跨过地的分割槽，即从元件层透视地层看不到与信号线交叉的地层分割线。这样的话200M的DDR基本上是没有太大问题。其它的一些3W 20H法则就能做到尽量做到吧-----------------------------------------------------------------时钟信号：以地平面为参考，给整个时钟回路的走线提供一个完整的地平面，给回路电流提供一个低阻抗的路径。由于是差分时钟信号，在走线前应预先设计好线宽线距，计算好差分阻抗，再按照这种约束来进行布线。所有的DDR差分时钟信号都必须在关键平面上走线，尽量避免层到层的转换。线宽和差分间距需要参考DDR控制器的实施细则，信号线的单线阻抗应控制在50～60 Ω，差分阻抗控制在100～120 Ω。时钟信号到其他信号应保持在20 mil*以上的距离来防止对其他信号的干扰。蛇形走线的间距不应小于20 mil。串联终端电阻RS值在15～33Ω，可选的并联终端电阻RT值在25～68 Ω，具体设定的阻值还是应该依据信号完整性仿真的结果。数据信号组：以地平面为参考，给信号回路提供完整的地平面。特征阻抗控制在50～60 Ω。线宽要求参考实施细则。与其他非DDR信号间距至少隔离20 mil。长度匹配按字节通道为单位进行设置，每字节通道内数据信号DQ、数据选通DQS和数据屏蔽信号DM长度差应控制在±25 mil内(非常重要)，不同字节通道的信号长度差应控制在1 000 mil内。与相匹配的DM和DQS串联匹配电阻RS值为0～33 Ω，并联匹配终端电阻RT值为25～68Ω。如果使用电阻排的方式匹配，则数据电阻排内不应有其他DDR信号。地址和命令信号组：保持完整的地和电源平面。特征阻抗控制在50～60 Ω。信号线宽参考具体设计实施细则。信号组与其他非DDR信号间距至少保持在20 mil以上。组内信号应该与DDR时钟线长度匹配，差距至少控制在25 mil内。串联匹配电阻RS值为O～33 Ω，并联匹配电阻RT值应该在25～68 Ω。本组内的信号不要和数据信号组在同一个电阻排内。控制信号组：控制信号组的信号最少，只有时钟使能和片选两种信号。仍需要有一个完整的地平面和电源平面作参考。串联匹配电阻RS值为O～33 Ω，并联匹配终端电阻RT值为25～68 Ω。为了防止串扰，本组内信号同样也不能和数据信号在同一个电阻排内。

好像是CLK和CLKX走线长度一致，间距为多少？